差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
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instru_protocol [2021/10/27 10:24] gongyusu |
instru_protocol [2021/10/27 10:36] (当前版本) gongyusu |
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| 行 1: | 行 1: | ||
| ## 硬禾仪器用数据传输及控制协议 | ## 硬禾仪器用数据传输及控制协议 | ||
| + | 本逻辑用于将高速ADC采集到的数据进行缓存，并根据上位机的需要，从缓存的数据中选出用于显示的部分进行传输，传输的方式可以是： | ||
| + | * 串口UART | ||
| + | * BLE | ||
| + | * WiFi | ||
| + | * SPI | ||
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| + | FPGA的作用负责解析控制器发来的控制字，并根据控制字的内容从缓存中选取需要的数据 | ||
| - 由ADC获取的数据或送往DAC的数据：LVDS：250MHz/8bits/4Lanes， 并行：100MHz/14bits | - 由ADC获取的数据或送往DAC的数据：LVDS：250MHz/8bits/4Lanes， 并行：100MHz/14bits | ||
| - 需要显示的数据：20帧/秒 * 1KPoints/帧 * 10bit/points = 200kbps | - 需要显示的数据：20帧/秒 * 1KPoints/帧 * 10bit/points = 200kbps | ||
| - 存储深度：ADC - 8K * 10bits * 2（通道）= 20KBytes， DAC - 4K * 12bits * 2 = 12KByte，总计32KBytes | - 存储深度：ADC - 8K * 10bits * 2（通道）= 20KBytes， DAC - 4K * 12bits * 2 = 12KByte，总计32KBytes | ||
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| + | 未来在FPGA里面可以扩展的数据处理功能： | ||
| + | - FFT | ||
| + | - 数字滤波 | ||
| + | - 模式识别 | ||
| + | - 机器学习 | ||
| FPGA内部的框图如下： | FPGA内部的框图如下： | ||
| {{drawio>instru_control_data_protocol}} <WRAP centeralign> 数据采集FPGA逻辑功能</WRAP> | {{drawio>instru_control_data_protocol}} <WRAP centeralign> 数据采集FPGA逻辑功能</WRAP> | ||
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| + | #### 参考文档： | ||
| + | * [[scope_verilog|基于FPGA逻辑的示波器设计]] | ||
| + | * [[up5k_scope|双通道50Msps/10MHz口袋示波器]] | ||
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