第3节 - DDS构成初体验
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第3节 - DDS构成初体验
课程地址
课程时间：2020年3月26日16:00 - 17:30
功能框图
原理图
红色曲线圈定的部分为DAC
FPGA管脚分配
测试方式
演示
Verilog生成模拟直流
D9-D0设定为固定值：1023对应于3.3V
Verilog生成模拟方波
D9-D0设定为计数器的某一bit
Verilog生成模拟锯齿波
累加器生成三角波
Verilog生成模拟三角波
锯齿波折叠
Verilog生成数字方波
取计数器/相位累加器中的一位
生成正弦波
利用FPGA内的逻辑资源做波表合成
生成正弦波波表的机制
时间分辨率 - 多少个点？- 512个点
幅度分辨率 - 每个点需要多少位？- 10位
生成波表的方式举例 - xls
1/4周期波形的使用
利用FPGA内的Block RAM
FPGA内部的块RAM的使用 - IP核的例化及使用
例化ROM
正弦波表的填写和调用
任意频率 - 相位累加器/可调频率的精度
相位截断
任意频率
实时改变频率
输出波形验证
生成任意波形
调制波形
FSK、BPSK
手绘波形
各种噪声
Matlab产生并传输系统演示
关于DAC
R-2R的局限性
输出幅度固定
如何调整幅度？
5V供电带来的电压范围限制
模拟带宽导致的模拟信号上线频率受限
代码案例
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硬禾发布2020-03-26
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