xilinx FPGA 综合 布局布线都是干了什么事情： 综合 synthesize 执行 implement 包括 translate,map,place&route 仿真又分这四种 -behavioural,post-translate,post-map,post-route

translate：转换的意思,就是将vhdl或者verilog转换为器件元语,选择不同的器件,则转换结果是不一样的
map：布局,将转换出来的原件按一定规则摆放在fpga内部,原则是尽量分散,这个可以用区域约束来控制
route：布线,根据map的结果,计算fpga内部的最优连线,努力程度设置的不一样,结果一般是不一样的
behavioural 就是我们一般说的行为仿真或者功能仿真,也叫前仿,其他3种都叫后仿,这个仿真只是对功能进行测试,不包含任何门电路及线路的延迟信息,也就是说,功能仿真通过只代表功能正确性,但如果代码书写有不合理的地方,就有可能有因为布线导致的时序问题，顺便说一下,行为仿真只需要对代码进行synthesize通过就可以了,不需要其他步骤

post-translate指的是对代码综合和translate后,再进行仿真,这个仿真主要是加入了门电路的延迟信息,并没有计算布线的延迟

post-translate仿真需要执行translate后才能执行

post-map,同上,对工程执行综合、translate和map后,再进行仿真,这个仿真会将门电路的延迟和路径延迟计算进去,但需要注意,由于没有route,因此这里的路径延迟是理论计算出来的,一般实际布线的延迟会更大

post-route,也就是对工程进行综合、translate、map和route后,将所有真实的延迟信息计算进去,然后再进行仿真

behave是前仿,也叫功仿,其他几个都是后仿

时序约束主要是用来控制工程综合结果的,你不加时序约束,ise也会自动添加一个作为执行的依据.也许不加综合的结果能通过,但是想要可靠的话,还是加上比较好,这样report是比较可信的