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week5_day15 [2019/05/15 10:58]
group003
week5_day15 [2019/05/15 11:00] (当前版本)
group003
行 15: 行 15:
 set_global_assignment -name VERILOG_FILE [file join $::​quartus(qip_path) "​../​submodules/​PulseRain_rtl_lib/​PWM/​wb_PWM.sv"​] set_global_assignment -name VERILOG_FILE [file join $::​quartus(qip_path) "​../​submodules/​PulseRain_rtl_lib/​PWM/​wb_PWM.sv"​]
 ``` ```
 +
 #### 修改peripherals.sv文件 #### 修改peripherals.sv文件
 ##### 增加PWM例化 ##### 增加PWM例化
行 23: 行 24:
 output wire unsigned [`NUM_OF_PWM - 1 : 0]    pwm_out ​   output wire unsigned [`NUM_OF_PWM - 1 : 0]    pwm_out ​  
 ``` ```
-`NUM_OF_PWM 在config.vh中定义+ 
 +NUM_OF_PWM 在config.vh中定义
 #### 修改wb_PWM.sv文件 #### 修改wb_PWM.sv文件
 ##### 修改地址总线位宽 ##### 修改地址总线位宽