显示页面讨论修订记录反向链接回到顶部 本页面只读。您可以查看源文件,但不能更改它。如果您觉得这是系统错误,请联系管理员。 Verilog用关键字wait 来表示等待电平敏感的条件为真: <code verilog> 如: always wait (count_enabal) #20 count = count+1; </code> 这个例子中,仿真器连续见识count_enable的值,其值为0,则不执行后面语句。如果其值为1,则20个单位后执行这个语句,如果count_enable始终为1,那么count每20个单位时间+1。