差别

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verilog [2019/03/25 16:40]
gongyu 		verilog [2019/03/25 16:42] (当前版本)
gongyu
行 25: 行 25:
   * [[抽象级别]]   * [[抽象级别]]
  
------                                                                                                                     +#### 重要概念
-=== 重要概念 ​=== +
------+
   * [[wire & reg]]   * [[wire & reg]]
   * [[阻塞赋值 & 非阻塞赋值]]   * [[阻塞赋值 & 非阻塞赋值]]
行 33: 行 31:
   * [[模块例化]]   * [[模块例化]]
  
------    +#### Verilog关键字  ​
-=== Verilog关键字 ​===  +
 |  [[always]] ​ |  [[and]] ​ |  [[assign]] ​ |  [[automatic]] ​ |  [[begin]] ​ |  [[buf]] ​ |  [[bufif0 ]] ​ |  [[bufif1 ]] ​  ​| ​   ​ |  [[always]] ​ |  [[and]] ​ |  [[assign]] ​ |  [[automatic]] ​ |  [[begin]] ​ |  [[buf]] ​ |  [[bufif0 ]] ​ |  [[bufif1 ]] ​  ​| ​   ​
 |  [[case]] ​ |  [[casex]] ​ |  [[casez]] ​ |    cell    |  [[cmos]] ​ |    config  ​   |  [[deassign ]] ​ |  [[default]] ​ |    ​ |  [[case]] ​ |  [[casex]] ​ |  [[casez]] ​ |    cell    |  [[cmos]] ​ |    config  ​   |  [[deassign ]] ​ |  [[default]] ​ |    ​
行 52: 行 49:
 |  [[wor ]] ​ |  [[xnor]] ​ |  [[xor ]] ​ |    |  [[wor ]] ​ |  [[xnor]] ​ |  [[xor ]] ​ |   
  
------                               +#### 可综合语句
-=== 可综合语句 ​===+
 要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点： 要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：
   -不使用initial。   -不使用initial。
行 70: 行 66:
   -避免在case语句的分支项中使用x值或z值。   -避免在case语句的分支项中使用x值或z值。
  
------ +#### 不可综合语句
-=== 不可综合语句 ​===+
   -initial \\  只能在test bench中使用，不能综合。   -initial \\  只能在test bench中使用，不能综合。
   -events ​  ​\\ ​   event在同步test bench时更有用，不能综合。   -events ​  ​\\ ​   event在同步test bench时更有用，不能综合。