差别
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verilog [2018/09/17 11:23] group001 |
verilog [2019/03/25 16:42] (当前版本) gongyu |
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| - | ==== Verilog HDL简介 ==== | + | ### Verilog HDL简介 |
| {{::verilog-logo.jpg?nolink&200 |}} Verilog 是 Verilog HDL 的简称，Verilog HDL 是一种硬件描述语言（HDL：Hardware Description Language），硬件描述语言是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA)工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路 ASIC 或现场可编程门阵列 FPGA 自动布局布线工具，把网表转换为要实现的具体电路布线结构。在 FPGA 的设计中，我们有多种设计方式，如绘制原理图、编写描述语言代码等。早期的工程师对原理图的设计方式情有独钟，这种输入方式能够很直观的看出电路的结构并快速理解电路。随着逻辑规模的不断攀升，逻辑电路也越来越复杂，这种输入方式就会显得力不从心，应付简单的逻辑电路还算实用，应付起复杂的逻辑电路就不行了。因此取而代之的便是编写描述语言代码的方式，现今的绝大多数设计都是采用代码来完成的。 | {{::verilog-logo.jpg?nolink&200 |}} Verilog 是 Verilog HDL 的简称，Verilog HDL 是一种硬件描述语言（HDL：Hardware Description Language），硬件描述语言是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA)工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路 ASIC 或现场可编程门阵列 FPGA 自动布局布线工具，把网表转换为要实现的具体电路布线结构。在 FPGA 的设计中，我们有多种设计方式，如绘制原理图、编写描述语言代码等。早期的工程师对原理图的设计方式情有独钟，这种输入方式能够很直观的看出电路的结构并快速理解电路。随着逻辑规模的不断攀升，逻辑电路也越来越复杂，这种输入方式就会显得力不从心，应付简单的逻辑电路还算实用，应付起复杂的逻辑电路就不行了。因此取而代之的便是编写描述语言代码的方式，现今的绝大多数设计都是采用代码来完成的。 | ||
| - | ----- | + | |
| - | === 基础概念 === | + | |
| - | ----- | + | #### 基础概念 |
| * [[四值逻辑]] | * [[四值逻辑]] | ||
| * 常数 | * 常数 | ||
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| * [[抽象级别]] | * [[抽象级别]] | ||
| - | ----- | + | #### 重要概念 |
| - | === 重要概念 === | + | |
| - | ----- | + | |
| * [[wire & reg]] | * [[wire & reg]] | ||
| * [[阻塞赋值 & 非阻塞赋值]] | * [[阻塞赋值 & 非阻塞赋值]] | ||
| 行 33: | 行 31: | ||
| * [[模块例化]] | * [[模块例化]] | ||
| - | ----- | + | #### Verilog关键字 |
| - | === 基本语法 === | + | |
| | [[always]] | [[and]] | [[assign]] | [[automatic]] | [[begin]] | [[buf]] | [[bufif0 ]] | [[bufif1 ]] | | | [[always]] | [[and]] | [[assign]] | [[automatic]] | [[begin]] | [[buf]] | [[bufif0 ]] | [[bufif1 ]] | | ||
| | [[case]] | [[casex]] | [[casez]] | cell | [[cmos]] | config | [[deassign ]] | [[default]] | | | [[case]] | [[casex]] | [[casez]] | cell | [[cmos]] | config | [[deassign ]] | [[default]] | | ||
| 行 40: | 行 37: | ||
| | [[endfunction]] | [[endgenerate]] | [[endmodule ]] | [[endprimitive]] | [[endspecify]] | [[endtable]] | [[endtask]] | [[event ]] | | | [[endfunction]] | [[endgenerate]] | [[endmodule ]] | [[endprimitive]] | [[endspecify]] | [[endtable]] | [[endtask]] | [[event ]] | | ||
| | [[for ]] | [[force]] | [[forever ]] | [[fork]] | [[function ]] | [[generate ]] | [[genvar ]] | [[highz0 ]] | | | [[for ]] | [[force]] | [[forever ]] | [[fork]] | [[function ]] | [[generate ]] | [[genvar ]] | [[highz0 ]] | | ||
| - | | [[highz1 ]] | [[if]] | [[ifnone ]] | [[incdir]] | [[include ]] | [[initial ]] | [[inout ]] | [[input]] | | + | | [[highz1 ]] | [[if]] | ifnone | incdir | [[include ]] | [[initial ]] | [[inout ]] | [[input]] | |
| - | | [[instance ]] | [[integer]] | [[join ]] | [[large]] | [[liblist ]] | [[library ]] | [[localparam ]] | [[macromodule]] | | + | | [[instance ]] | [[integer]] | [[join ]] | [[large]] | liblist | library | [[localparam ]] | [[macromodule]] | |
| - | | [[medium]] | [[module]] | [[nand ]] | [[negedge]] | [[nmos ]] | [[nor ]] | [[noshowcancelled ]] | [[not]] | | + | | [[medium]] | [[module]] | [[nand ]] | [[negedge]] | [[nmos ]] | [[nor ]] | noshowcancelled | [[not]] | |
| | [[notif0 ]] | [[notif1]] | [[or ]] | [[output]] | [[parameter ]] | [[pmos ]] | [[posedge ]] | [[primitive]] | | | [[notif0 ]] | [[notif1]] | [[or ]] | [[output]] | [[parameter ]] | [[pmos ]] | [[posedge ]] | [[primitive]] | | ||
| - | | [[pull0 ]] | [[pull1]] | [[pulldown ]] | [[pullup]] | [[pulsestyle_onevent ]] | [[pulsestyle_ondetect ]] | [[rcmos ]] | [[real]] | | + | | [[pull0 ]] | [[pull1]] | [[pulldown ]] | [[pullup]] | pulsestyle_onevent | pulsestyle_ondetect | [[rcmos ]] | [[real]] | |
| | [[realtime ]] | [[reg]] | [[release ]] | [[repeat]] | [[rnmos ]] | [[rpmos ]] | [[rtran ]] | [[rtranif0]] | | | [[realtime ]] | [[reg]] | [[release ]] | [[repeat]] | [[rnmos ]] | [[rpmos ]] | [[rtran ]] | [[rtranif0]] | | ||
| - | | [[rtranif1 ]] | [[scalared]] | [[showcancelled ]] | [[signed]] | [[small ]] | [[specify ]] | [[specparam ]] | [[strong0]] | | + | | [[rtranif1 ]] | [[scalared]] | showcancelled | [[signed]] | [[small ]] | [[specify ]] | [[specparam ]] | [[strong0]] | |
| | [[strong1 ]] | [[supply0]] | [[supply1 ]] | [[table]] | [[task ]] | [[time ]] | [[tran ]] | [[tranif0]] | | | [[strong1 ]] | [[supply0]] | [[supply1 ]] | [[table]] | [[task ]] | [[time ]] | [[tran ]] | [[tranif0]] | | ||
| | [[tranif1 ]] | [[tri]] | [[tri0 ]] | [[tri1]] | [[triand ]] | [[trior ]] | [[trireg ]] | [[unsigned]] | | | [[tranif1 ]] | [[tri]] | [[tri0 ]] | [[tri1]] | [[triand ]] | [[trior ]] | [[trireg ]] | [[unsigned]] | | ||
| - | | [[use ]] | [[vectored]] | [[wait ]] | [[wand]] | [[weak0 ]] | [[weak1 ]] | [[while ]] | [[wire]] | | + | | use | [[vectored]] | [[wait ]] | [[wand]] | [[weak0 ]] | [[weak1 ]] | [[while ]] | [[wire]] | |
| | [[wor ]] | [[xnor]] | [[xor ]] | | | [[wor ]] | [[xnor]] | [[xor ]] | | ||
| - | ----- | + | #### 可综合语句 |
| - | === 可综合语句 === | + | |
| 要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点： | 要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点： | ||
| -不使用initial。 | -不使用initial。 | ||
| 行 70: | 行 66: | ||
| -避免在case语句的分支项中使用x值或z值。 | -避免在case语句的分支项中使用x值或z值。 | ||
| - | ----- | + | #### 不可综合语句 |
| - | === 不可综合语句 === | + | |
| -initial \\ 只能在test bench中使用，不能综合。 | -initial \\ 只能在test bench中使用，不能综合。 | ||
| -events \\ event在同步test bench时更有用，不能综合。 | -events \\ event在同步test bench时更有用，不能综合。 | ||