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verilog语法结构 [2018/08/20 16:30] group001 |
verilog语法结构 [2018/09/11 09:19] (当前版本) group001 |
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| 行 7: | 行 7: | ||
| Verilog 是一种用于数字逻辑电路设计的语言，我们以数字电路中最简单的与门为例，来作为入门学习的第一个程序。与门的 Verilog 代码如下。 | Verilog 是一种用于数字逻辑电路设计的语言，我们以数字电路中最简单的与门为例，来作为入门学习的第一个程序。与门的 Verilog 代码如下。 | ||
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| + | <code verilog> | ||
| + | |||
| module yumen | module yumen | ||
| ( | ( | ||
| 行 19: | 行 21: | ||
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| endmodule | endmodule | ||
| + | </code> | ||
| 下面我们就来简单的介绍一下这个代码，在这个代码中，a 和 b 是与门的输入，c 是与门的输出，也就是说，该代码实现了一个 2 输入的与门电路。这里我们需要说明的是，大家不必过分去苛求细节的语法，只要着眼于基本程序框架就行。通过上面的程序我们给大家总结如下： | 下面我们就来简单的介绍一下这个代码，在这个代码中，a 和 b 是与门的输入，c 是与门的输出，也就是说，该代码实现了一个 2 输入的与门电路。这里我们需要说明的是，大家不必过分去苛求细节的语法，只要着眼于基本程序框架就行。通过上面的程序我们给大家总结如下： | ||
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