差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 后一修订版 | 前一修订版 上一修订版 两侧同时换到之后的修订记录 | ||
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stepmxo2-lab8 [2018/08/28 15:58] group001 创建 |
stepmxo2-lab8 [2018/08/28 15:59] group001 [Verilog HDL建模描述] |
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|---|---|---|---|
| 行 20: | 行 20: | ||
| ( | ( | ||
| input wire a,b,c,d, //定义4个输入 | input wire a,b,c,d, //定义4个输入 | ||
| - | output wire led //定义奇偶校验输出结果对应的led | + | output wire led //定义奇偶校验输出结果对应的led |
| ); | ); | ||
| assign led = a^b^c^d; //根据逻辑表达式赋值 | assign led = a^b^c^d; //根据逻辑表达式赋值 | ||