差别
这里会显示出您选择的修订版和当前版本之间的差别。
两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
stepmxo2-lab8 [2018/08/28 15:58] group001 [Verilog HDL建模描述] |
stepmxo2-lab8 [2018/08/28 16:56] (当前版本) group001 [Verilog HDL建模描述] |
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行 17: | 行 17: | ||
=====Verilog HDL建模描述===== | =====Verilog HDL建模描述===== | ||
4选1多路选择器程序清单mult4.v\\ | 4选1多路选择器程序清单mult4.v\\ | ||
+ | <code verilog> | ||
module parity4 | module parity4 | ||
( | ( | ||
input wire a,b,c,d, //定义4个输入 | input wire a,b,c,d, //定义4个输入 | ||
- | output wire led //定义奇偶校验输出结果对应的led | + | output wire led //定义奇偶校验输出结果对应的led |
); | ); | ||
assign led = a^b^c^d; //根据逻辑表达式赋值 | assign led = a^b^c^d; //根据逻辑表达式赋值 | ||
endmodule | endmodule | ||
+ | </code> | ||
=====实验步骤===== | =====实验步骤===== | ||
- 打开Lattice Diamond,建立工程。 | - 打开Lattice Diamond,建立工程。 |