差别
这里会显示出您选择的修订版和当前版本之间的差别。
两侧同时换到之前的修订记录 前一修订版 | |||
stepmxo2-lab2 [2018/08/28 15:18] group001 [Verilog HDL建模描述] |
stepmxo2-lab2 [2018/08/28 16:53] (当前版本) group001 [Verilog HDL建模描述] |
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行 16: | 行 16: | ||
=====Verilog HDL建模描述===== | =====Verilog HDL建模描述===== | ||
1位全加器程序清单adder1.v\\ | 1位全加器程序清单adder1.v\\ | ||
+ | <code verilog> | ||
+ | |||
+ | |||
module adder1 | module adder1 | ||
( | ( | ||
行 31: | 行 34: | ||
and (cout,s2,s3); | and (cout,s2,s3); | ||
endmodule | endmodule | ||
+ | | ||
+ | </code> | ||
+ | | ||
=====实验步骤===== | =====实验步骤===== | ||
- 打开Lattice Diamond,建立工程。 | - 打开Lattice Diamond,建立工程。 |