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stepmxo2-lab2 [2018/08/28 15:18]
group001 创建 		stepmxo2-lab2 [2018/08/28 16:53] (当前版本)
group001 [Verilog HDL建模描述]
行 16: 行 16:
 =====Verilog HDL建模描述===== =====Verilog HDL建模描述=====
 1位全加器程序清单adder1.v\\ ​ 1位全加器程序清单adder1.v\\ ​
 +<code verilog>
 +
 +
   module adder1   module adder1
     (     (
行 25: 行 28:
     );     );
       wire s1,​s2,​s3; ​  //​定义中间变量       wire s1,​s2,​s3; ​  //​定义中间变量
-    xor (s1,​a,​b); ​     //​调用基本异或门+    xor (s1,​a,​b); ​                ​//​调用基本异或门
     xor (sum,​s1,​cin);​     xor (sum,​s1,​cin);​
     nand (s2,​a,​b);​ //​调用基本与非门     nand (s2,​a,​b);​ //​调用基本与非门
行 31: 行 34:
     and  (cout,​s2,​s3); ​     and  (cout,​s2,​s3); ​
   endmodule   endmodule
 +  ​
 +  </​code>​
 +  ​
 =====实验步骤===== =====实验步骤=====
   - 打开Lattice Diamond，建立工程。   - 打开Lattice Diamond，建立工程。