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stepmxo2-lab12 [2018/08/28 16:44]
group001 创建 		stepmxo2-lab12 [2018/08/28 16:52] (当前版本)
group001 [Verilog HDL建模描述]
行 12: 行 12:
 用行为描述方式实现的D触发器\\ ​ 用行为描述方式实现的D触发器\\ ​
 程序清单dff.v\\ ​ 程序清单dff.v\\ ​
 +<code verilog>
 +
 +
   module dff   module dff
    ​( //​模块名及参数定义    ​( //​模块名及参数定义
行 25: 行 28:
  q <= d;           //​触发时输出q值为输入d  q <= d;           //​触发时输出q值为输入d
   endmodule   endmodule
 +  ​
 +  </​code>​
 +  ​
 +  ​
 仿真文件dff_tb.v\\ 仿真文件dff_tb.v\\
 +<code verilog>
 +
 +
   `timescale 1ns/​100ps ​   //​仿真时间单位/​时间精度   `timescale 1ns/​100ps ​   //​仿真时间单位/​时间精度
   module dff_tb(); ​         module dff_tb(); ​      
行 50: 行 60:
            );            );
   endmodule   endmodule
 +  ​
 +   </​code>​
 =====实验步骤===== =====实验步骤=====
   - 打开Lattice Diamond，建立工程。   - 打开Lattice Diamond，建立工程。