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stepmxo2-lab11 [2018/08/28 16:32]
group001 创建 		stepmxo2-lab11 [2018/08/28 16:58] (当前版本)
group001 [Verilog HDL建模描述]
行 12: 行 12:
 用数据流描述实现的RS触发器\\ ​ 用数据流描述实现的RS触发器\\ ​
 程序清单rs_ff.v\\ ​ 程序清单rs_ff.v\\ ​
 +<code verilog>
   module rs_ff   module rs_ff
    ​( ​    ​( ​
行 29: 行 30:
  end  end
   endmodule   endmodule
 +  </​code>​
  ​仿真文件rs_ff_tb.v\\  ​仿真文件rs_ff_tb.v\\
 +<code verilog>
   `timescale 1ns/​100ps ​   //​仿真时间单位/​时间精度   `timescale 1ns/​100ps ​   //​仿真时间单位/​时间精度
    ​module rs_ff_tb(); ​          ​module rs_ff_tb(); ​      
行 63: 行 66:
              );              );
   endmodule   endmodule
 +  </​code>​
 =====实验步骤===== =====实验步骤=====
   - 打开Lattice Diamond，建立工程。   - 打开Lattice Diamond，建立工程。
行 71: 行 75:
   - 观察输出结果。   - 观察输出结果。
 =====仿真结果和实验现象===== =====仿真结果和实验现象=====
-  - 仿真结果如下图所示：{{::​rs触发器仿真结果.png?​nolink&​300|}}+  - 仿真结果如下图所示：{{::​rs触发器仿真结果.png?​nolink&​800|}}
   - 实验现象：拨动拨码开关拨至01，led1亮，led2灭。拨动拨码开关拨至10，led1灭，led2亮。拨动拨码开关拨至00，保持上一个状态。   - 实验现象：拨动拨码开关拨至01，led1亮，led2灭。拨动拨码开关拨至10，led1灭，led2亮。拨动拨码开关拨至00，保持上一个状态。