差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 上一修订版 两侧同时换到之后的修订记录 | ||
|
stepfpgaboard [2019/04/24 08:49] gongyu [器件] |
stepfpgaboard [2019/04/24 08:55] gongyu |
||
|---|---|---|---|
| 行 3: | 行 3: | ||
| --- | --- | ||
| - | ### 器件 (还在编辑中) | + | ### 器件总览 (还在编辑中) |
| + | {{ :fpgablock.png?800 |}} | ||
| ^器件系列|类型 | 厂商 | 逻辑资源 | 内部块存储 | 时钟 | 内部硬核 | 乘法器 | I/O |编译系统 | | ^器件系列|类型 | 厂商 | 逻辑资源 | 内部块存储 | 时钟 | 内部硬核 | 乘法器 | I/O |编译系统 | | ||
| - | ^ICE | [[PLD]]|[Lattice](http://www.latticesemi.com) | 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Diamond| | + | ^ICE | [[PLD]]|[Lattice Semi](http://www.latticesemi.com) | 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Diamond| |
| - | ^XO | PLD/[[FPGA]]|[Lattice](http://www.latticesemi.com) | 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Diamond| | + | ^XO | PLD/[[FPGA]]|[Lattice Semi](http://www.latticesemi.com) | 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Diamond| |
| - | ^ECP | [[FPGA]]|[Lattice](http://www.latticesemi.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Diamond| | + | ^ECP | [[FPGA]]|[Lattice Semi](http://www.latticesemi.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Diamond| |
| ^ | ^ | ||
| ^MAX II |[[PLD]]|[Altera/Intel](https://www.intel.com/content/www/us/en/products/programmable.html)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Quartus II| | ^MAX II |[[PLD]]|[Altera/Intel](https://www.intel.com/content/www/us/en/products/programmable.html)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Quartus II| | ||
| 行 20: | 行 21: | ||
| ^Agilex | [[FPGA]]|[Altera/Intel](https://www.intel.com/content/www/us/en/products/programmable.html)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Quartus II| | ^Agilex | [[FPGA]]|[Altera/Intel](https://www.intel.com/content/www/us/en/products/programmable.html)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Quartus II| | ||
| ^ | ^ | ||
| - | ^Spartan 6 |[[FPGA]]|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^Spartan 6 |[[FPGA]]|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |
| - | ^Spartan 7 |[[FPGA]]|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^Spartan 7 |[[FPGA]]|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |
| - | ^Artix 7 |[[FPGA]]|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^Artix 7 |[[FPGA]]|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |
| - | ^Kintex 7 |[[FPGA]]|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^Kintex 7 |[[FPGA]]|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |
| - | ^Virtex 7 |[[FPGA]]|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^Virtex 7 |[[FPGA]]|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |
| - | ^Kintex Ultrascale |[[FPGA]]|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^Kintex Ultrascale |[[FPGA]]|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |
| - | ^Virtex Ultrascale |[[FPGA]]|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^Virtex Ultrascale |[[FPGA]]|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |
| - | ^Kintex Ultrascale + |[[FPGA]]|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^Kintex Ultrascale + |[[FPGA]]|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |
| - | ^Virtex Ultrascale + |[[FPGA]]|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^Virtex Ultrascale + |[[FPGA]]|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |
| - | ^ZYNQ 7000 |[[FPGA]]/SoC|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^ZYNQ 7000 |[[FPGA]]/SoC|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |
| - | ^ZYNQ Ultrascale + |[[FPGA]]/MPSOC|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^ZYNQ Ultrascale + |[[FPGA]]/MPSOC|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |
| - | ^ZYNQ Ultrascale + |[[FPGA]]/RFSOC|[Xilinx](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| | + | ^ZYNQ Ultrascale + |[[FPGA]]/RFSOC|[Xilinx Inc](https://www.xilinx.com)| 96Kb | 92Kb | PLL（2）|SPI、I2C、Timer | |DDR3|Vivado| |