差别
这里会显示出您选择的修订版和当前版本之间的差别。
两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 上一修订版 两侧同时换到之后的修订记录 | ||
scope_verilog [2021/02/07 17:31] gongyusu [3. UART的数据传输] |
scope_verilog [2021/10/24 20:42] gongyusu |
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行 34: | 行 34: | ||
向FIFO中写数据 | 向FIFO中写数据 | ||
+ | |||
为向FIFO中写数据,我们需要等待到空的状态,一旦FIFO的状态变“满”,则停止写数据,代码逻辑如下: | 为向FIFO中写数据,我们需要等待到空的状态,一旦FIFO的状态变“满”,则停止写数据,代码逻辑如下: | ||
行 49: | 行 50: | ||
从FIFO中读取数据 | 从FIFO中读取数据 | ||
+ | |||
只要FIFO不空,就可以从中读取数据,读出的每一个字节发送到串行输出模块 | 只要FIFO不空,就可以从中读取数据,读出的每一个字节发送到串行输出模块 | ||
行 421: | 行 423: | ||
### 4. 通过SPI的数据传输 | ### 4. 通过SPI的数据传输 | ||
- | ### 4. 增益及直流偏移的控制 | + | ### 5. 增益及直流偏移的控制 |
参见[[pwm_verilog|PWM的应用及相应的Verilog代码]] | 参见[[pwm_verilog|PWM的应用及相应的Verilog代码]] | ||
- | ### 5. 参数的自动测量 | + | ### 6. 参数的自动测量 |
+ | |||
+ | ### 7. 校准和自动设置 | ||
- | ### 6. 校准和自动设置 | + | ### 硬禾学堂的仪器传输及控制协议 |
+ | [[instru_protocol|仪器传输及控制协议]] |