显示源文件讨论修订记录反向链接回到顶部 Share via Share via...最近更改Send via e-Mail打印Permalink × **这是本文档旧的修订版!** Verilog的基本组成单元为模组(Module)。 <code verilog> 语法(Syntax) 模组关键字 模组名 [ ( 端口列表 ) ]; 模组组成项; endmodule 模组关键字 = module | macromodule moduleword modulename [ ( portlist ) ]; moduleitems; endmodule module_word = module | macromodule