差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 上一修订版 两侧同时换到之后的修订记录 | ||
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fpgadesigntools [2019/04/12 16:21] gongyu |
fpgadesigntools [2019/04/12 16:27] gongyu |
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| 行 10: | 行 10: | ||
| - [Quatus Prime](https://en.wikipedia.org/wiki/Altera_Quartus) - Intel/Altera | - [Quatus Prime](https://en.wikipedia.org/wiki/Altera_Quartus) - Intel/Altera | ||
| + | |||
| - [[Diamond]] - Lattice Semi | - [[Diamond]] - Lattice Semi | ||
| + | |||
| - [Vivado](https://en.wikipedia.org/wiki/Xilinx_Vivado) - Xilinx | - [Vivado](https://en.wikipedia.org/wiki/Xilinx_Vivado) - Xilinx | ||
| + | |||
| - [ISE](https://en.wikipedia.org/wiki/Xilinx_ISE) - Xilinx | - [ISE](https://en.wikipedia.org/wiki/Xilinx_ISE) - Xilinx | ||
| + | |||
| - [Active HDL](https://en.wikipedia.org/wiki/Aldec) - Aldec | - [Active HDL](https://en.wikipedia.org/wiki/Aldec) - Aldec | ||
| + | |||
| - [Icarus Verilog](https://en.wikipedia.org/wiki/Icarus_Verilog)，比较成熟的开源的Verilog综合工具 | - [Icarus Verilog](https://en.wikipedia.org/wiki/Icarus_Verilog)，比较成熟的开源的Verilog综合工具 | ||
| + | |||
| - [Verilator](https://en.wikipedia.org/wiki/Verilator)，也是相对比较成熟且在开源届比较知名的Verilog综合工具 | - [Verilator](https://en.wikipedia.org/wiki/Verilator)，也是相对比较成熟且在开源届比较知名的Verilog综合工具 | ||
| + | - [小脚丫FPGA在线编译工具](http://www.stepfpga.com) | ||
| + | |||
| + | {{ :stepwebide.png? |}} <WRAP centeralign>**小脚丫FPGA在线编译平台** </WRAP> | ||
| #### FPGA验证 | #### FPGA验证 | ||
| {{ :typical-fpga-design-flow.png? }}<WRAP centeralign>**FPGA设计/验证流程** </WRAP> | {{ :typical-fpga-design-flow.png? }}<WRAP centeralign>**FPGA设计/验证流程** </WRAP> | ||