差别
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| 两侧同时换到之前的修订记录 前一修订版 | |||
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dds_xo2r2r [2020/09/08 18:21] gongyu [3. 相关器件资料] |
dds_xo2r2r [2020/09/08 18:28] (当前版本) gongyu [2. 相关设计资源] |
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| 行 14: | 行 14: | ||
| ### 2. 相关设计资源 | ### 2. 相关设计资源 | ||
| + | 本设计中的模拟电路的参数按照DDS的转换率 > 50Msps来设定的（FPGA内部需要通过PLL进行倍频得到12的整数倍的高倍时钟），由于输出级运放固有的带宽限制，在2级LPF的情况下（通过电路中的C1和C2），20MHz以上的信号被加速滤除。 | ||
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| + | 如果FPGA内部不使用PLL，只用12MHz的时钟作为DAC的转换时钟，则只能得到2MHz以内的模拟信号，C1和C2需要做相应的调节。 | ||
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| * {{:fpgar2r12.pdf|FPGA R2R构成的DDS AWG的原理图 - PDF格式}} | * {{:fpgar2r12.pdf|FPGA R2R构成的DDS AWG的原理图 - PDF格式}} | ||
| * {{:fpga_r2r_v2_gerber.zip|FPGA R2R构成的DDS AWG的Gerber文件 - ZIP格式}} | * {{:fpga_r2r_v2_gerber.zip|FPGA R2R构成的DDS AWG的Gerber文件 - ZIP格式}} | ||