verilog 中 begin-end 用法就是一个模块的起始和结束的标记
在 verilog 中,
begin – end 就是一个模块 (相当于 C语言的一段程序)的起始和结束的标记。
非常类似于 C语言中的 大括号 ({……})。
例如:每一个 always 模块,都需要有 begin – end 来确定起始和结束。

always @ (敏感项)
begin
......
end