差别
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| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
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硬禾实战营verilog代码规范 [2020/01/17 08:48] gongyu |
硬禾实战营verilog代码规范 [2020/01/17 08:50] (当前版本) gongyu [2.模板示例] |
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| 行 107: | 行 107: | ||
| </code> | </code> | ||
| - | ===1.3一致的排版=== | + | --- |
| - | ------ | + | #### 1.3一致的排版 |
| \\ A. 一致的缩排 | \\ A. 一致的缩排 | ||
| 行 156: | 行 157: | ||
| </code> | </code> | ||
| + | --- | ||
| #### 1.4 一致的信号命名风格 | #### 1.4 一致的信号命名风格 | ||
| - | |||
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| 简洁，清晰，有效是基本的信号命名规则，详见命名规范。 | 简洁，清晰，有效是基本的信号命名规则，详见命名规范。 | ||
| ^全称 ^缩写 ^中文含义^ | ^全称 ^缩写 ^中文含义^ | ||
| 行 212: | 行 212: | ||
| \\ f.不能用 ”reg”,作为最后的后缀名，因为综合工具会给寄存器自动加上_reg, 如果命名里就用_reg作为后缀名则扰乱了网表的可读性。 | \\ f.不能用 ”reg”,作为最后的后缀名，因为综合工具会给寄存器自动加上_reg, 如果命名里就用_reg作为后缀名则扰乱了网表的可读性。 | ||
| + | --- | ||
| ### 2.模板示例 | ### 2.模板示例 | ||
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| <code verilog> | <code verilog> | ||
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