差别
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| 上一修订版 两侧同时换到之后的修订记录 | |||
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抽象级别 [2018/08/17 11:20] group001 创建 |
抽象级别 [2018/09/11 09:13] group001 |
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| 行 24: | 行 24: | ||
| -综合出门级模型，对应于实际电路的逻辑实现。\\ | -综合出门级模型，对应于实际电路的逻辑实现。\\ | ||
| \\ | \\ | ||
| + | <code verilog> | ||
| + | |||
| 例子：行为级或RTL级的MUX。\\ | 例子：行为级或RTL级的MUX。\\ | ||
| \\ | \\ | ||
| 行 42: | 行 44: | ||
| endmodule | endmodule | ||
| + | </code> | ||