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实验2-2_4位比较器 [2017/02/27 21:57] zhijun 创建 |
实验2-2_4位比较器 [2017/03/02 10:56] zhijun |
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| - | ====== 实验1.1 基本组合逻辑电路 ====== | + | ====== 实验2.2 4位比较器 ====== |
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| ===== 1.实验目的 ===== | ===== 1.实验目的 ===== | ||
| - | * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法 | + | （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法 |
| - | * 通过实验理解基本门电路 | + | （2）通过实验理解和掌握比较器原理 |
| - | * 掌握用Verilog HDL数据流基本门电路的方法 | + | （3）学习用Verilog HDL描述多位比较器级联电路 |
| ===== 2.实验任务 ===== | ===== 2.实验任务 ===== | ||
| - | 利用Verilog语言实现不同的2输入基本逻辑门。 | + | 本实验的任务是描述4位的比较器电路，并用for语句和task语句实现比较器电路的级联效果。 |
| ===== 3.实验原理 ===== | ===== 3.实验原理 ===== | ||
| - | 与门，或门，与非门，或非门，异或门，同或门真值如下表所示： | + | 1位的比较器有如下性能： |
| - | + | （1）如果X>Y或者X=Y且Gin=1，那么输出Gout为1； | |
| - | {{ :2选1选择器逻辑单元真值表.png |}} | + | （2）如果X=Y且Gin=0和Lin=0，那么输出Eout为1； |
| - | + | （3）如果X<Y或者X= Y且Lin=1 ，那么输出Lout为1 。 | |
| - | 原理图如下所示： | + | 1位比较器原理图与真值表如下： |
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| - | {{ :2选1输入电路原理图.png |}} | + | |
| + | {{ ::bijiaoqiyuanlitu.png?300 |}} | ||