差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 上一修订版 两侧同时换到之后的修订记录 | ||
|
实验1-1_2输入基本门电路 [2017/02/24 16:24] zhijun |
实验1-1_2输入基本门电路 [2017/02/24 16:29] zhijun |
||
|---|---|---|---|
| 行 17: | 行 17: | ||
| 与门，或门，与非门，或非门，异或门，同或门真值如下表所示： | 与门，或门，与非门，或非门，异或门，同或门真值如下表所示： | ||
| - | // | + | {{ :2选1选择器逻辑单元真值表.png |}} |
| + | |||
| + | 原理图如下所示： | ||
| + | |||
| + | {{ :2选1输入电路原理图.png |}} | ||
| + | |||
| ===== 4.Verilog HDL建模描述 ===== | ===== 4.Verilog HDL建模描述 ===== | ||