任务介绍

本次任务要求设计一款基于 SPI 协议的 Flash 存储器验证板。根据任务要求，本项目选用了主流的 W25Q128（128Mbit）芯片，实现了标准的 SPI 通信接口引出，并在此基础上完善了外围电路设计，完美满足 3.3V 供电、包含 WP 与 HOLD 引脚的硬件级控制，以及板载去耦电容等各项硬性指标，是一款非常适合配合单片机进行存储实验的开发模块。

方案介绍

本设计方案的核心是一颗来自华邦（Winbond）的 W25Q128JVSIMTR 存储芯片。为了保证信号的完整性与使用的便利性，方案包含以下几个核心模块：

1. 主控存储区：W25Q128 芯片主体，提供 16MByte 的非易失性存储空间。
2. 电源滤波区：在靠近芯片 VCC 引脚处放置了 0.1μF 的高频去耦电容与 10μF 的稳压电容。
3. 模式配置区：通过 5 个 0欧姆电阻位（J1~J5），灵活配置芯片引脚3（WP）和引脚7（HOLD）的工作状态。
4. 外部接口区：采用标准的 1x8P 2.54mm 间距排针，方便直插面包板或使用杜邦线与 MCU 连接。

资源框图：

BOM表：

模块介绍

本次选用的 W25Q128JVSIMTR 是一款宽电压（2.7V~3.6V）、高速度的串行 Flash 存储器。在本项目中，模块由外部单片机通过排针提供 3.3V 的电源。
为了满足“标准 SPI 接口”的通信需求，模块引出了最基础的 4 根通信线：CLK、MOSI(DI)、MISO(DO) 和 CS(片选)。同时，为了防止在标准 SPI 模式下芯片意外进入写保护或挂起状态，板卡设计了灵活的硬件上拉/下拉网络。

本次用到的物料在DigiKey官网的链接如下：

W25Q128JVSIMTR：W25Q128JVSIMTR

2.54mm排针：CONN HEADER VERT 2POS 2.54MM

原理图和PCB模块介绍

原理图

在原理图设计中，除了常规的电源与 SPI 信号连线外，最核心的设计在于对 IO2/WP 和 IO3/HOLD 的处理：

• 去耦电容设计：严格按照设计规范，在 VCC 与 GND 之间并联了 C1 (0.1μF) 用于滤除高频噪声，C2 (10μF) 用于稳定电源波动。
• 灵活的阻容网络：为了兼容标准 SPI 与未来的 Quad-SPI (四线模式)，引脚3和引脚7并没有直接焊死在 VCC 上，而是通过网络标签连接到了 J1~J5 这几个 0欧姆电阻的焊盘上。使用者可以通过焊接不同位置的电阻，实现拉高、拉低或引出给 MCU 控制。

PCB

布线图：

2D效果图：

3D效果图：

PCB 设计采用了双层板工艺，具有以下特点：

1. 紧凑型设计：去除了冗余兼容芯片的焊盘后，板卡尺寸被进一步压缩，体积小巧。
2. 规范的接口：左侧统一采用单排 8Pin 2.54mm 间距排针，丝印清晰标注了每一个引脚的名称，防呆防错。
3. 信号完整性：底层拥有大面积完整的 GND 铺铜，保证了高频 SPI 时钟信号的回流路径极短，提高了数据传输的可靠性。

模块主要性能指标和管脚定义

主要性能指标

管脚定义 (H1排针)

板上设置及标识 (配置指南)

由于本模块设计为灵活的验证板，板载了 J1~J5 供用户配置功能。为了满足本次的任务要求，在实际焊接贴片时，建议按照以下表格进行默认配置：

心得体会

在本次 Flash 存储器验证板的设计与修改过程中，我受益匪浅。
首先，我学习了如何在开源平台上获取优秀的参考设计，并根据实际的任务需求对原理图和 PCB 进行了二次重构。这不仅锻炼了我电路设计与布线能力，也让我对PCB设计全流程更加熟悉。
其次，通过深入研究 W25Q128 的数据手册，我深刻理解了写保护（WP）和挂起（HOLD）引脚在标准 SPI 模式下的重要性。原设计中利用 0欧姆电阻阵列（J1~J5）进行模式切换的方案非常精妙，它既保证了引脚电平的稳定，又保留了后续向 Quad-SPI 模式进阶的扩展性。这为我以后设计兼容性更强、更严谨的硬件电路提供了非常宝贵的思路。

结尾再次感谢Digikey和硬禾科技联合举办的2026 Make Blocks 第二季活动，祝硬禾的活动越办越好！