可用于环境监测分析的高速双通道信号收发模块

理工男

更新

2021年12月22日

基本信息

项目进度

内容介绍

软件 & 硬件

元器件

MAX19713

10位、45Msps、全双工模拟前端，超低功耗AFE，集成了双路10位、45Msps接收(Rx) ADC，双路10位、45Msps发送(Tx) DAC，用于辅助RF前端控制的3路快速建立、12位DAC和1路10位、333ksps辅助ADC，小尺寸、56引脚、薄型QFN封装(7mm x 7mm x 0.8mm)。

ICE40UP5K

超低功耗FPGA、5280 LUTs, 1024kbit SPRAM，1.2V、48-pin QFN (7 x 7 mm)

ADA4807-2

3.1 nV/√Hz、1 mA、180 MHz、轨到轨输入/输出放大器

LTC6362

精准、低功率轨至轨输入 / 输出差分运算放大器 / SAR ADC 驱动器

软件

Verilog

Verilog HDL是一种硬件描述语言，用于设计和归档电子系统。

工具

KiCad

开源、免费、跨平台的PCB设计工具

Radiant

Lattice的FPGA开发环境，支持Windows/Linux操作系统，支持ICE40系列器件的开发。

电路图

附件

CODEC.pdf

原理图 - PDF格式

上传Fastbond的项目，已经完成原理图的设计和PCB布局更新发布于 2021年11月16日

完成了原理图的设计，以及PCB的布局部分，计划明天完成PCB的布线，周末前拿到PCB板，2层板应该很快的。

DAC和ADC测试代码（没有配置MAX19713，其工作在缺省模式）更新发布于 2021年12月17日

module codec_main(clk_in, adc_data, codec_clk, dac_data, afe_csn, afe_sck, afe_din, afe_dout, spi_cs);
input clk_in;
input [9:0] adc_data;
output [9:0] dac_data;
output codec_clk;
output afe_csn, afe_sck, afe_dout;
input afe_din;
input spi_cs;

assign afe_dout = afe_din;
assign afe_csn = 1'b1;

wire clk_96m, clk_global;
CLK_96M u5(.ref_clk_i(clk_in), .rst_n_i(1'b1), .outcore_o(clk_96m), .outglobal_o(clk_global));

reg clk_48m, n_clk_48m;

always @(posedge clk_96m) clk_48m <= ~clk_48m;

assign codec_clk = clk_48m;

reg [9:0] adc_data_ch0, adc_data_ch1;

always @(negedge clk_96m) n_clk_48m <= ~n_clk_48m;

always @(posedge clk_48m) adc_data_ch0 = adc_data;
always @(negedge clk_48m) adc_data_ch1 = adc_data;


wire [9:0] adc_data_in;
assign adc_data_in = adc_data_ch1;


/////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////
wire   	[23:0] 	next_phase;
wire   	[7:0] 	phase;
reg    	[23:0] 	accumulator;

assign next_phase = 24'H010000 + accumulator;

always @(posedge clk_96m) 
      accumulator <= #1 next_phase;

assign phase = accumulator[23:16];   	// phase is the high 8 bits

wire [9:0] sine_data;

lookup_tables u_lookup_tables(phase, sine_data);

assign dac_data = spi_cs ? sine_data : adc_data_in; 

endmodule