差别

这里会显示出您选择的修订版和当前版本之间的差别。

到此差别页面的链接

两侧同时换到之前的修订记录 前一修订版
后一修订版
前一修订版
lattice_diamond的使用 [2016/07/18 17:15]
anran
lattice_diamond的使用 [2020/01/28 11:50] (当前版本)
gongyu
行 1: 行 1:
-Diamond安装好,我们就可以使用Diamond软件开始FPGA的设计了,整个设计流程参照下图。 +参考[[软件安装及配置|Diamond安装及配置]]安装好Diamond如果遇到问题可以先看看[[常见错误|Diamond安装常见问题解答]]。现在我们就可以使用Diamond软件开始FPGA的设计了,整个设计流程参照下图。 
-{{ :​diamind_design_flow.png |Diamond软件设计流程}} <WRAP centeralign>​采用Diamond设计FPGA逻辑的基本流程 </​WRAP>​+{{ :​diamind_design_flow.png?600 |Diamond软件设计流程}} <WRAP centeralign>​采用Diamond设计FPGA逻辑的基本流程 </​WRAP>​
  
-=== 1 运行第一个例程 ​===+#### 1 运行第一个例程 
 + 
 +------
 下面我们可以开始可编程逻辑的开发,我们以控制LED交替闪烁为例,完成自己的第一个程序:​ 下面我们可以开始可编程逻辑的开发,我们以控制LED交替闪烁为例,完成自己的第一个程序:​
   - 双击运行Diamond软件,首先新建工程:选择File →New →Project →Next {{ :​diamond16.png |}}   - 双击运行Diamond软件,首先新建工程:选择File →New →Project →Next {{ :​diamond16.png |}}
-  - 工程命名:我们将新工程命名为LED_shining,工程目录G:/​LED_shining,然后点击Next{{ :​diamond17.png |}}+  - 工程命名:我们将新工程命名为LED_shining,工程目录G:/​LED_shining,然后点击Next {{ :​diamond17.png |}}
   - 添加相关设计文件或约束文件(如果已经有设计文件和约束文件,我们可以选择添加进工程):这里我们新建工程,没有相关文件,不需添加,直接Next{{ :​diamond18.png |}}   - 添加相关设计文件或约束文件(如果已经有设计文件和约束文件,我们可以选择添加进工程):这里我们新建工程,没有相关文件,不需添加,直接Next{{ :​diamond18.png |}}
-  - 器件选择:按照Step FPGA开发板器件LCMXO2-4000HC-4MG132C配置,Next{{ :​diamond19.jpg |}}+  - **器件选择**:按照Step FPGA开发板器件LCMXO2-4000HC-4MG132C配置,Next(器件型号必须确认正确,否则在管脚设置时会报错){{ :​diamond19.jpg |}}
   - 选择综合工具:Synplify Pro(第三方)和Lattice LSE(原厂)都可以,我们就使用Lattice LSE,直接Next{{ :​diamond20.png |}}   - 选择综合工具:Synplify Pro(第三方)和Lattice LSE(原厂)都可以,我们就使用Lattice LSE,直接Next{{ :​diamond20.png |}}
   - 工程信息确认:上面选择的所有信息都在这里,确认没有问题,直接Finish{{ :​diamond21.jpg |}}   - 工程信息确认:上面选择的所有信息都在这里,确认没有问题,直接Finish{{ :​diamond21.jpg |}}
   - 工程已经建好,我们下面添加设计文件,​ 选择File →New →File{{ :​diamond22.png |}}   - 工程已经建好,我们下面添加设计文件,​ 选择File →New →File{{ :​diamond22.png |}}
   - 选择Verilog Files(选择自己使用的硬件描述语言),Name填写LED_shining,然后点击New,这样我们就创建了一个新的设计文件LED_shining.v,然后我们就可以在设计文件中进行编程了{{ :​diamond23.png |}}   - 选择Verilog Files(选择自己使用的硬件描述语言),Name填写LED_shining,然后点击New,这样我们就创建了一个新的设计文件LED_shining.v,然后我们就可以在设计文件中进行编程了{{ :​diamond23.png |}}
-  - 程序源码已经准备好,如下,将代码复制到设计文件LED_shining.v中,并保存。<​code verilog>+  - 程序源码已经准备好,如下,将代码复制到设计文件LED_shining.v中,并保存。 
 + 
 +<code verilog>
 // -------------------------------------------------------------------- // --------------------------------------------------------------------
 // >>>>>>>>>>>>>>>>>>>>>>>>>​ COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<​ // >>>>>>>>>>>>>>>>>>>>>>>>>​ COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<​
行 22: 行 26:
 // Description:​ LED_shining // Description:​ LED_shining
 //  // 
-// Web: www.ecbcamp.com+// Web: www.stepfpga.com
 //  // 
 // -------------------------------------------------------------------- // --------------------------------------------------------------------
行 32: 行 36:
 module LED_shining module LED_shining
 ( (
-input clk_in, ​ //clk_in = 12mhz +input clk_in, ​            ​//输入系统12MHz时钟 
-input rst_n_in, ​ //rst_n_in, active low +input rst_n_in, ​          ​//输入复位信号 
-output led1,  //​led1 ​output +output led1,              //输出led1 
-output led2  //​led2 ​output, opposite with led1+output led2               ​//输出led2,与led1取反
 ); );
- +parameter CLK_DIV_PERIOD=12_000_000;​ //分频常数定义 
-parameter CLK_DIV_PERIOD=12_000_000;​ //related with clk_div'​s frequency +reg clk_div=0; ​           //​定义reg型变量,用作分频后时钟输出 
- +//wire led1,​led2; ​          //​wire型变量定义,可以省略,verilog里默认是wire型 
-reg clk_div=0; +assign led1=clk_div; ​     //​持续赋值语句,将分频后时钟赋给led1,产生闪烁效果 
- +assign led2=~clk_div; ​    //​取反赋值给led2,与led1形成交替闪烁 
-//wire led1,​led2;​ +//偶数分频电路 ​clk_div = clk_in/​CLK_DIV_PERIOD, ​占空比50%,CLK_DIV_PERIOD必须为偶数 
-assign led1=clk_div;​ +reg[23:0] cnt=0; ​                //​分频用的计数器,2**cnt-1>​CLK_DIV_PERIOD,​计数器最大值要大于分频常数
-assign led2=~clk_div;​ +
- +
-//clk_div = clk_in/​CLK_DIV_PERIOD, ​duty cycle is 50 percent +
-reg[23:0] cnt=0;+
 always@(posedge clk_in or negedge rst_n_in) always@(posedge clk_in or negedge rst_n_in)
 begin begin
行 62: 行 62:
  end  end
 end end
- 
 endmodule endmodule
- 
 </​code>​ </​code>​
 +
   - 程序编写完成,需要综合,在软件左侧Process栏,选择Process,双击Synthesis Design,对设计进行综合,综合完成后Synthesis Design显示绿色对勾(如果显示红色叉号,说明代码有问题,根据提示修改代码),如图{{ :​diamond24.jpg |}}   - 程序编写完成,需要综合,在软件左侧Process栏,选择Process,双击Synthesis Design,对设计进行综合,综合完成后Synthesis Design显示绿色对勾(如果显示红色叉号,说明代码有问题,根据提示修改代码),如图{{ :​diamond24.jpg |}}
   - 通过综合工具,我们的代码就被综合成了电路,生成的具体电路,我们可以通过选择Tools → Netlist Analyzer查看(仅限Lattice的综合工具,第三方综合工具无法查看),如图{{ :​netlist_analyzer.jpg |netlist_analyzer}}   - 通过综合工具,我们的代码就被综合成了电路,生成的具体电路,我们可以通过选择Tools → Netlist Analyzer查看(仅限Lattice的综合工具,第三方综合工具无法查看),如图{{ :​netlist_analyzer.jpg |netlist_analyzer}}
-  - 综合生成电路后,分配管脚,选择Tools → Spreadsheet View,​分配管脚,设置IO_TYPE为LVCMOS33,保存,界面如下{{ :​diamond25.jpg |}}+  - 综合生成电路后,分配管脚,选择Tools → Spreadsheet View,按照下图分配FPGA管脚,然后设置IO_TYPE为LVCMOS33,保存,界面如下{{ :​diamond25.jpg |}}
   - 在软件左侧Process栏,选择Process,勾选所有选项,直接双击Export Files,所有布局布线输出依次完成,结束后,所有选项显示绿色对勾。{{ :​diamond27.png |}}   - 在软件左侧Process栏,选择Process,勾选所有选项,直接双击Export Files,所有布局布线输出依次完成,结束后,所有选项显示绿色对勾。{{ :​diamond27.png |}}
  
 到这里完成了第一个程序流文件的生成,下面可以下载到FPGA中。 到这里完成了第一个程序流文件的生成,下面可以下载到FPGA中。
  
-=== 2 工程仿真===+#### 2 工程仿真 
 + 
 +------ 
 上面我们走了整个工程开发的过程,例程较为简单,对于复杂的工程开发需要预仿真和后仿真等,保证最终的程序设计逻辑和时序符合我们的设计要求。 上面我们走了整个工程开发的过程,例程较为简单,对于复杂的工程开发需要预仿真和后仿真等,保证最终的程序设计逻辑和时序符合我们的设计要求。
-仿真软件很多,这里我们使用软件自带的Active-HDL软件进行仿真:+仿真软件很多,这里我们使用软件自带的Active-HDL软件进行功能仿真:
   - 首先我们添加testbench文件,和前面添加设计文件一样,File →New→File →Verilog Files,Name填写,然后New,{{ :​diamond28.png |}}   - 首先我们添加testbench文件,和前面添加设计文件一样,File →New→File →Verilog Files,Name填写,然后New,{{ :​diamond28.png |}}
-  - 测试源码如下,复制到LED_test.v文件并保存为了方便仿真,我们在LED_test.v调用LED_shining模块时将CLK_DIV_PERIOD重新赋值为20:<​code verilog>+  - 测试源码如下,复制到LED_test.v文件并保存为了方便仿真,我们在LED_test.v调用LED_shining模块时将CLK_DIV_PERIOD重新赋值为20: 
 + 
 +<code verilog>
 // -------------------------------------------------------------------- // --------------------------------------------------------------------
 // >>>>>>>>>>>>>>>>>>>>>>>>>​ COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<​ // >>>>>>>>>>>>>>>>>>>>>>>>>​ COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<​
行 87: 行 91:
 // Description:​ Testbench for LED_shining // Description:​ Testbench for LED_shining
 //  // 
-// Web: www.ecbcamp.com+// Web: www.stepfpga.com
 //  // 
 // -------------------------------------------------------------------- // --------------------------------------------------------------------
行 99: 行 103:
 module LED_test; module LED_test;
  
-parameter CLK_PERIOD = 40;  //​CLK_PERIOD=40ns,​ Frequency=12MHz +parameter CLK_PERIOD = 40;     
-parameter CLK_DIV_PERIOD=20; ​//related with clk_div'​s frequency+parameter CLK_DIV_PERIOD=20; ​ 
  
 reg sys_clk; reg sys_clk;
行 106: 行 110:
         sys_clk = 1'b0;         sys_clk = 1'b0;
 always always
-        sys_clk = #​(CLK_PERIOD/​2) ~sys_clk;+        sys_clk = #​(CLK_PERIOD/​2) ~sys_clk; ​       //​产生周期为40ns的时钟激励,频率25MHz
  
-reg sys_rst_n; ​ //active low+reg sys_rst_n;  ​ 
 +//产生一个初始100ns低电平然后变高电平的复位信号激励
 initial ​ initial ​
         begin         begin
行 117: 行 122:
  
 wire led1,led2; wire led1,led2;
 +//​module例化
 LED_shining # LED_shining #
 (.CLK_DIV_PERIOD(CLK_DIV_PERIOD)) (.CLK_DIV_PERIOD(CLK_DIV_PERIOD))
 LED_shining_uut LED_shining_uut
 ( (
-.clk_in(sys_clk), ​ //clk_in = 12mhz +.clk_in(sys_clk), ​      ​//传递时钟 
-.rst_n_in(sys_rst_n), ​ //rst_n_in, active low +.rst_n_in(sys_rst_n), ​  ​//传递复位信号 
-.led1(led1), ​ //​led1 ​output +.led1(led1), ​           //传递输出led1 
-.led2(led2) ​ //​led2 ​output, opposite with led1+.led2(led2) ​            ​//传递输出led2
 ); );
- 
 endmodule endmodule
  
 </​code>​ </​code>​
-  ​- 然后在软件左侧Process栏,选择File List,找到LED_test.v,点击右键,选择Include for →Simulation {{ :​diamond28.jpg |}}+ 
 +  ​- 然后在软件左侧Process栏,选择File List,找到LED_test.v(必须保存过),点击右键,选择Include for →Simulation {{ :​diamond28.jpg |}}
   - 准备工作完成,我们选择Tools →SimulationWizard →Next,   - 准备工作完成,我们选择Tools →SimulationWizard →Next,
   - 建立仿真工程,ModelSim和QuestaSim需要自行安装并与Diamond关联,才能直接调用,这里我们选择Active-HDL(默认),工程名称:LED_test,工程路径默认即可:然后点击Next,{{ :​diamond29.jpg |}}   - 建立仿真工程,ModelSim和QuestaSim需要自行安装并与Diamond关联,才能直接调用,这里我们选择Active-HDL(默认),工程名称:LED_test,工程路径默认即可:然后点击Next,{{ :​diamond29.jpg |}}
行 137: 行 143:
   - 点击Next{{ :​diamond32.jpg |}}   - 点击Next{{ :​diamond32.jpg |}}
   - 点击Finish,等待仿真软件的自动运行并显示仿真时序{{ :​diamond33.jpg |}}   - 点击Finish,等待仿真软件的自动运行并显示仿真时序{{ :​diamond33.jpg |}}
-  - 查看仿真结果{{ :diamond34.jpg |}}+  - 查看仿真结果{{ ::​led_shining.png |}}
  
  
-=== 3 下载程序到FPGA ​=== +#### 3 下载程序到FPGA 
-Step FPGA V2.1的编程芯片已经集成到小脚丫开发板上,因此只需要一根Micro USB线和电脑相连,就可以完成供电和编程的功能,驱动安装好以后就可以开始编译下载程序了。 +[[STEP-MXO2第二代|STEP MXO2 V2]]的编程芯片已经集成到小脚丫开发板上,因此只需要一根Micro USB线和电脑相连,就可以完成供电和编程的功能,驱动安装好以后就可以开始编译下载程序了。 
-将编译完成的程序载到Step FPGA开发板:+将编译完成的程序载到开发板: 
 +  - 将开发板、下载器和电脑连接,如图{{ :​下载程序.jpg |}}
   - 选择Tools →Programmer,选择下载器HW-USBN-2B(FTDI),​然后点击OK,{{ :​diamond35.jpg |}}   - 选择Tools →Programmer,选择下载器HW-USBN-2B(FTDI),​然后点击OK,{{ :​diamond35.jpg |}}
   - 进入Programmer界面{{ :​diamond36.jpg |}}   - 进入Programmer界面{{ :​diamond36.jpg |}}
-  - 将Step FPGA开发板、下载器和电脑连接,如图{{ :​下载程序.jpg |}} 
   - 在Programmer界面,点击右侧Detect Cable,自动检测Cable 显示HW-USBN-2B(FTDI),然后点击下图中Program{{ :​diamond37.jpg |}}   - 在Programmer界面,点击右侧Detect Cable,自动检测Cable 显示HW-USBN-2B(FTDI),然后点击下图中Program{{ :​diamond37.jpg |}}
   - 显示PASS,加载完成,观察StepFPGA的LED交替闪烁,成功了。{{ :​diamond38.jpg |}}   - 显示PASS,加载完成,观察StepFPGA的LED交替闪烁,成功了。{{ :​diamond38.jpg |}}
  
----- +#### 4 STEP MXO2入门教
-**实验案例--时钟分频** +
-这是一个基础的模块,可以作为后续编中的子模块使用 +
-本程序实现时钟分频,输出两路不同占空比的分频信号 +
-  * 程序源码如下:<​code verilog>//​ -------------------------------------------------------------------- +
-// >>>>>>>>>>>>>>>>>>>>>>>>>​ COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<​ +
-// -------------------------------------------------------------------- +
-// Module: Clock_div +
-//  +
-// Author: Step +
-//  +
-// Description:​ Clock_div +
-//  +
-// Web: www.ecbcamp.com +
-//  +
-// -------------------------------------------------------------------- +
-// Code Revision History : +
-// -------------------------------------------------------------------- +
-// Version: |Mod. Date:   ​|Changes Made: +
-// V1.0     ​|2015/​11/​11 ​  ​|Initial ver +
-// -------------------------------------------------------------------- +
-module Clock_div +
-+
-input clk_in, ​ //clk_in = 12mhz +
-input rst_n_in, ​ //rst_n_in, active low +
-output clk_div_pulse_out, ​ //clock divide output, duty cycle = 1/​CLK_DIV_PERIOD(one clk_in period) +
-output clk_div_50per_out ​ //clock divide output, duty cycle is 50 percent +
-);+
  
-parameter CLK_DIV_PERIOD=20;​ //related with clk_div'​s frequency+------ 
 +到这里我们了解了用Diamond软件进行开发的完整流程。接下来我们开始[[STEP-MXO2入门教程]]一步一步进入可编程逻辑设计。
  
-//​clk_div_pulse_out = clk_in/​CLK_DIV_PULSE_PERIOD,​ duty cycle is 1/​CLK_DIV_PULSE_PERIOD(one clk_in period) 
-reg[23:0] cnt=0; 
-always@(posedge clk_in or negedge rst_n_in) 
- begin 
- if(!rst_n_in) begin  
- cnt<​=0;​ 
- end else if(cnt==(CLK_DIV_PERIOD-1)) begin 
- cnt<​=0;​ 
- end else begin 
- cnt<​=cnt+1'​b1;  ​ 
- end 
- end 
-  
-//wire clk_div_pulse_out,​clk_div_50per_out;​ 
-assign clk_div_pulse_out = (cnt==0)? 1'​b1:​1'​b0;​ 
-assign clk_div_50per_out = (cnt<​(CLK_DIV_PERIOD>>​1))?​ 1'​b1:​1'​b0;​ 
- 
-endmodule 
-</​code>​ 
-  * 测试源码如下:<​code verilog>//​ -------------------------------------------------------------------- 
-// >>>>>>>>>>>>>>>>>>>>>>>>>​ COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<​ 
-// -------------------------------------------------------------------- 
-// Module: Clock_div_test 
-//  
-// Author: Step 
-//  
-// Description:​ Testbench for Clock_div 
-//  
-// Web: www.ecbcamp.com 
-//  
-// -------------------------------------------------------------------- 
-// Code Revision History : 
-// -------------------------------------------------------------------- 
-// Version: |Mod. Date:   ​|Changes Made: 
-// V1.0     ​|2015/​11/​11 ​  ​|Initial ver 
-// -------------------------------------------------------------------- 
-`timescale 1ns / 100ps 
- 
-module Clock_div_test;​ 
- 
-parameter CLK_PERIOD = 40;  //​CLK_PERIOD=40ns 
- 
-reg sys_clk; 
-initial 
- sys_clk = 1'b0; 
-always 
- sys_clk = #​(CLK_PERIOD/​2) ~sys_clk; 
- 
-reg sys_rst_n; ​ //active low 
-initial ​ 
- begin 
- sys_rst_n = 1'b0; 
- #200; 
- sys_rst_n = 1'b1; 
- end 
- 
-wire clk_div_pulse_out,​clk_div_50per_out;​ 
-Clock_div Clock_div_uut 
-( 
-.clk_in(sys_clk), ​ //clk_in = 12mhz 
-.rst_n_in(sys_rst_n), ​ //rst_n_in, active low 
-.clk_div_pulse_out(clk_div_pulse_out), ​ //clock divide output, duty cycle = 1/​CLK_DIV_PULSE_PERIOD(one clk_in period) 
-.clk_div_50per_out(clk_div_50per_out) ​ //clock divide output, duty cycle is 50 percent 
-); 
-  
-endmodule 
-</​code>​ 
-  * 仿真结果如下图所示:{{ :​diamond39.jpg |}} 
-  * 实际编译分配管脚信息如下:{{ :​diamond40.jpg |}} 
-  * 最后加载到开发板上,因为占空比较小的信号不易使用LED等效果观察,我们这里分配给了E3(GPIO0)和F3(GPIO1)管脚,我们使用示波器测量开发板标注0和1的管脚,观察波形。