差别
这里会显示出您选择的修订版和当前版本之间的差别。
两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
fpgadesigntools [2019/04/12 16:20] gongyu |
fpgadesigntools [2019/04/12 16:27] (当前版本) gongyu |
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行 6: | 行 6: | ||
以下就是这几个FPGA厂商的设计工具,以后会对这些工具做详细的资源汇总: | 以下就是这几个FPGA厂商的设计工具,以后会对这些工具做详细的资源汇总: | ||
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#### FPGA设计 | #### FPGA设计 | ||
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- [Active HDL](https://en.wikipedia.org/wiki/Aldec) - Aldec | - [Active HDL](https://en.wikipedia.org/wiki/Aldec) - Aldec | ||
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- [Icarus Verilog](https://en.wikipedia.org/wiki/Icarus_Verilog),比较成熟的开源的Verilog综合工具 | - [Icarus Verilog](https://en.wikipedia.org/wiki/Icarus_Verilog),比较成熟的开源的Verilog综合工具 | ||
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- [Verilator](https://en.wikipedia.org/wiki/Verilator),也是相对比较成熟且在开源届比较知名的Verilog综合工具 | - [Verilator](https://en.wikipedia.org/wiki/Verilator),也是相对比较成熟且在开源届比较知名的Verilog综合工具 | ||
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+ | - [小脚丫FPGA在线编译工具](http://www.stepfpga.com) | ||
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+ | {{ :stepwebide.png? |}} <WRAP centeralign>**小脚丫FPGA在线编译平台** </WRAP> | ||