在设计FPGA逻辑中有两种硬件设计语言（HDL）可以选择，一种是[[Verilog]] HDL，还有一种是VHDL，在我们的设计中选用普及率更广，更容易上手的[[Verilog]]，具体如何使用，可以参考如下的几个PPT教程：
  * {{:100_2_digitalcircuitlab_vlog1.pdf|数字电路实验室Verilog教程}}
  * {{:coa-verilog_tutorial_esam_1.pdf|Verilog教程}}
  * {{:verilog_introduction.pdf|Verilog介绍}}
  * {{:ecbc_verilog.pptx|ECBC培训教程PPT}}
  * {{:verilogreference.pdf|Verilog语法快速参考}}
=== 代码规范 ===
规范的代码风格一方面能体现你足够专业，另一方面也是最重要的一方面，代码的规范性有利于开发交流，让代码的可读性大大增强，也有利于降低代码的出错率。
  * [[硬禾实战营Verilog代码规范]]