=====实验目的=====
  * （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；
  * （2）通过实验理解和掌握奇偶校验器原理；
  * （3）掌握用Verilog HDL描述奇偶校验器的方法。
=====实验任务=====
设计一个4位奇偶校验器电路。要求当输入的4位二进制码中有奇数个“1”时，输出为“1”，否则输出为“0”。
=====实验原理=====
奇偶校验，即判断输入变量中1的个数。当输入变量中1的个数是奇数时，输出为1。当输入变量中1的个数是偶数时，输出为0。真值表及逻辑表达式如下所示：\\ 
 
Y=A’B’C’D+A’B’CD’+A’BC’D’+A’BCD+AB’C’D’+AB’CD+ABC’D+ABCD’\\ 
经过化简得到：Y=A⊕B⊕C⊕D\\


{{::4位奇偶校验器真值表.png?nolink&300|}} \\  
=====逻辑电路=====
{{::逻辑电路4位奇偶.png?nolink&300|}}
=====Verilog HDL建模描述=====
4选1多路选择器程序清单mult4.v\\ 
<code verilog>
  module parity4
   (
     input wire a,b,c,d,           //定义4个输入
     output wire led    	        //定义奇偶校验输出结果对应的led
   );
   assign led = a^b^c^d;		//根据逻辑表达式赋值
  endmodule
  </code>
=====实验步骤=====
  - 打开Lattice Diamond，建立工程。
  - 新建Verilog HDL设计文件，并键入设计代码。
  - 综合并分配管脚，将输入信号(a,b,c,d)分配至拨码开关(M7,M8,M9,M10)，将输出信号led分配至板卡上的LED(N13)。
  - 构建并输出编程文件，烧写至FPGA的Flash之中。
  - 改变拨码开关，观察输出结果。