=====实验目的=====
  * （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法；
  * （2）通过实验理解和掌握步进电机技术与实现方法；
  * （3）学习用Verilog HDL行为描述方法描述步进电机。
=====实验任务=====
本实验的任务设计一个步进电机运行控制电路，A、B、C、D分别表示步进电机的四相绕组，步进电机按四相四拍的方式运行。如要求电机正传时，控制端T＝1，电机的四相绕组的通电顺序为AC—DA—BD—CB—AC……如要求电机反传时，控制端T＝0，电机的四相绕组的通电顺序为AC—CB—BD—DA—AC……。
=====实验原理=====
为了实现上述设计要求，我们可以将T作为判断电机正转和反转的条件。\\ 
当T = 1时，电机的四相绕组的通电顺序为AC(1010)—DA(1001)—BD(0101)—CB(0110)—AC(1010)。\\ 
当T = 0时，电机的四相绕组的通电顺序为AC(1010)—CB(0110)—BD(0101)—DA(1001)—AC(1010)。由此我们可以认为四相的顺序为A-C-B-D\\ 

{{::电机工作时序图.png?nolink&1000|}}\\  
=====Verilog HDL建模描述===== 
设计文件 stepmotor2.v\\ 
<code verilog>


module stepmotor2
(
input wire clk,rst,
input wire dir,					//控制端 1：正转 0：反转
output wire [3:0] led			//四相控制对应的led,A(led[0]),B(led[1]),C(led[2]),D(led[3])
);
wire 	clk1h;				//1秒时钟
reg	[3:0] ctrl;				//DCBA四相控制

parameter 	S1 = 2'b00,		//电机步进状态 AC
			S2 = 2'b01,		//DA
			S3 = 2'b10,		//BD
			S4 = 2'b11;		//CB
			
reg [1:0] cur_state,next_state;				
divide #(					//产生1秒时钟信号
.WIDTH(24),
.N(12000000)
) u1
(
.clk(clk),
.rst_n(rst),
.clkout(clk1h)
);
always@(posedge clk1h or negedge rst)        //第一段
	if(!rst)
		cur_state <= S1;
    else 
	    cur_state <= next_state;
always@(cur_state or rst or dir)        //第二段，状态转移,dir控制方向
	if(!rst)
		begin
			next_state = S1;
		end
	else
		begin
			if(dir)                         //当控制端为1，正转
				case(cur_state)
					S1:next_state = S2;     //正转S1-S2-S3-S4-S1
					S2:next_state = S3;
					S3:next_state = S4;
					S4:next_state = S1;
				endcase
			else                             //当控制端为0，反转
				case(cur_state)
					S1:next_state = S4;      //反转S1-S4-S3-S2-S1
					S2:next_state = S1;
					S3:next_state = S2;
					S4:next_state = S3;
				endcase
		end
always@(posedge clk1h or negedge rst)			//第三段，当前状态输出
	if(!rst)
		begin
			ctrl <= 4'b0101;
		end
	else
		begin
			case(next_state)
				S1: ctrl <= 4'b0101;           //AC
				S2: ctrl <= 4'b1001;		   //DA
				S3: ctrl <= 4'b1010;		   //DB
				S4: ctrl <= 4'b0110;		   //CB
				default: ctrl <= 4'b0101;
			endcase
		end
assign 	led = ctrl;		             //状态输出动作对应的led
endmodule
  
  </code>
  
=====实验步骤=====
  - 打开Lattice Diamond，建立工程。
  - 新建Verilog HDL设计文件，并键入设计代码。
  - 根据逻辑综合并分配管脚，在本实验中引脚分配如下：clk --- C1，rst_n --- L14，key---M7，led0~led3  ---   N13， M12， P12， M11
  - 构建并输出编程文件，烧写至FPGA的Flash之中。
  - 观察输出结果。
当拨码开关M7置1时，会按照ABCD按照10101001010101101010的顺序正向循环。\\ 
当拨码开关M7置0时，会按照ABCD按照10100110010110011010的顺序反向循环。\\ 
当任一时刻，rst所连接的按键开关置0，则回到1010状态，正向或反向则取决于此刻的M7值。