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开源FPGA设计工具链
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脑图
开源FPGA设计工具链
RTL综合器，并支持扩展的Verilog 2005
实验性的VHDL综合器，构建在Yosys里面方便使用
CLI工具支持Yosys插件
可以使用Lattice ECP5位流的工具
可以使用Lattice ICE40 位流的工具
支持ICE40和ECP5架构的时序驱动的布局布线工具
设备固件升级功能
用于基于FTDI的JTAG编程的基本驱动程序，用以编程ECP5
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硬禾发布
2020-07-27
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