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ZTE某设计开发部电路设计规范

ZTE某设计开发部电路设计规范
1. 原理图制图规范

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |原理图必须采用公司统一原理图库。| 2 |规定 |原理图应采用0.100栅格| 3 |规定 |原理图正文字体设置参照原理图设计规范,采用默认设置。说明文字为82mil,管脚号为66mil。| 4 |规定 |原理图封面字体应调整到与栏目字体基本等大(建议使用180mil字体)。| 5 |规定 |原理图首页放置ZTE_Cover_A4做为封面,不加图框。|模块电路不加封面 6 |规定 |原理图除首页之外,一律采用ZTE_frameA4或者ZTE_frameA4plus图框。只有在元器件符号很大,无法在图框中摆放的情况下方可以选用ZTE_frameA3图框。| 7 |规定 |原理图首页封面Checked,Normalized和Approved三项不填写,其他条目需要正确填写。|模块电路无封面 8 |规定 |原理图各页图框上除了Checked一项外,均须正确填写。填写的内容和页码、总页数等信息应以规定的用户变量(Customer Text)进行标注。| 模块电路除外 9 |规定 |除封面页,每一页左下角应该采用环境变量注明修改日期;除封面和目录页之外,每页的左下角标注本页的功能说明。| 10 |规定 |原理图必须署名。多人设计原理图应在相应页码署各自的名字;封面签署单板负责人姓名。署名采用汉语拼音,大写字母,姓在前,名在后,以一个英文空格符隔开。对于改版、借鉴的原理图,签署最后一次修改者的姓名并由其对原理图质量负责。| 11 |提示 |放置一个Standard库中的ZTE_frameA4plus图框,以用户变量的形式正确填写所有内容,包括说明、日期等信息,其他页拷贝该页内容可以加快工作速度,并使各页保持一致。| 12 |推荐 |目录页放置2个Contents框,左侧为目录,右侧为模块调用情况。两框应水平方向应对齐。如果原理图页数较多,目录页只写目录,增加目录页说明模块调用情况。| 13 |推荐 |原理图各页内容依次为:封面、目录、电源、时钟、CPU、存储器、逻辑、背板(母板)接口等。| 14 |规定 |每页内容紧凑但不杂乱、拥挤。| 15 |规定 |原理图上所有的文字方向应该统一,文字的上方应该朝向原理图的上方(正放文字)或左方(侧放文字)。| 16 |规定 |原理图上的各种标注应清晰,不允许文字重叠。|交叉标注另行规定 17 |规定 |各个芯片的局部去耦电容应和芯片布在同一页面或者就近放在下一页面上,并增加说明;多个器件的去耦电容共用一页图纸时,应标注去耦电容是为哪个器件放置;全局去耦(旁路)电容可以在电源部分或者原理图最后部分放置,并增加“GLOBE DECOUPLING”字样说明。| 18 |规定 |仅和芯片相关的上拉或下拉电阻等器件,建议放置在芯片附近。| 19 |规定 |电阻(电阻网络除外)、电容(电容网络除外)、电感的管脚标注,器件的path信息等不必要信息不要显示。| 20 |规定 |元器件的位号要显示在该元件的附近位置,不应引起歧义。| 21 |规定 |芯片的型号和管脚标注,精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振,保险丝等有特殊要求的器件参数要显示出来,LED应标示型号或颜色。| 22 |规定 |差分信号规定使用“+/-”符号,“+/-”可以在网络名的中间或末尾。| 23 |推荐 |无特殊要求(例如系统方案命名需求)差分信号以“+/-”结尾。| 24 |规定 |E1信号线采用TIP来表示同轴电缆芯线(双绞线的+),用RING来表示同轴电缆屏蔽层(双绞线的-)。| 25 |规定 |有确定含义的低电平有效信号采用*或者_N(引入逻辑的需要用_N)后缀结尾。“有确定含义”包括但不限于如下信号:片选,读写,控制,使能。| 26 |规定 |所有的时钟网络要有网络标号,以CLK 字符结尾,以便于SI分析、PCB布线和检查;非时钟信号禁止以CLK等时钟信号命名后缀结尾。时钟信号命名应体现出时钟频率信息。| 27 |规定 |采用串联端接的信号(包括时钟),串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间不放置网络标号,串阻后的网络进行命名(时钟信号必须命名并满足时钟信号的命名规范)。| 28 |规定 |所有单板内部电源网络的命名都必须采用“VCC”开头,单板接口电源的定义和系统定义保持统一。| 29 |规定 |经过滤波的电源必须命名,命名也必须以“VCC”开头。| 30 |规定 |在PCB布线时有特殊要求的网络要定义网络名,推荐在原理图上注明要求。| 31 |推荐 |全局电源和地应调用原理图库中的符号。| 32 |规定 |确认多个部分组成的器件原理图库,在打包过程中位号正确,没有出现错位等现象。| 33 |推荐 |不推荐使用“Location”硬属性解决位号错位问题。| 34 |规定 |使用Alias连接的网络,必须使用网络标号的方式进行连接,不能使用连线(wire)进行连接。| 35 |规定 |禁止使用SIZE属性放置多个器件,例如测试点、去耦电容、光学定位点等。| 36 |规定 |所有出页网络应放置出页符offpage/offpg,出页符的方向应和信号流向一致。原理图必须进行交叉标注。除总线等字符太多无法调整的网络之外,交叉标注的字符不应重叠。| 37 |规定 |offpage/offpg符号的调用,应根据信号流向采用正确的符号,不应将符号进行翻转、镜像后使用。| 38 |推荐 |Offpage/offpg符号和交叉标注文字应尽量对齐。| 39 | |器件管脚上的引线,应引出后再分叉,不得直接在器件管脚上分叉。| 40 |规定 |兼容设计、料单可配置部分、调试用最终不安装部分器件,应在原理图上注明。| 41 |规定 |原理图中的实现与设计说明中的描述一致。信号的命名应有意义。逻辑芯片管脚命名与设计说明、逻辑设计说明文档一致。建议信号命名尽量和有意义的芯片管脚命名一致。| 42 |规定 |提供各单点网络列表和未连接管脚列表,并一一确认| 43 |提示 |采用Cadence提供的工具对原理图和PCB的网表一致性进行检查。| 44 |推荐 |原理图打印为PDF文件时,推荐使用Arial字体。| 45 |规定 |模块电路不加封面和目录页。| 46 |规定 |模块电路内部位号禁止使用硬属性。| 47 |规定 |模块电路使用Standard库中的inport,outport和ioport和顶层相连。| 48 |规定 |模块电路设计其他规范待添加|

2. 电路设计(请点开备注查看)
2.1 通用要求

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |单板网络的连接必须正确无误。(个人自查)| 2 |规定 |器件之间的接口电平匹配。| 3 |规定 |PECL到LVPECL的接口使用交流耦合(直流平衡情况)或3电阻端接。采用交流耦合作热拔插时需注意防止因电容积累电荷放电导致器件损伤,可在电容与单板输入/输出接口采用大电阻下拉。| 4 |规定 |单板热拔插对外接口器件选型必须能够满足热拔插要求。| 5 |规定 |热拔插接口设计,选用的器件内部不允许有从端口对电源的二极管钳位保护网络。| 6 |提示 |在不同电平接口时利用钳位二极管实现接口,需要考虑限制电流。| 7 |规定 |差分信号应考虑Failsafe功能。| 8 |规定 |了解CMOS器件的闩锁现象,选用不易发生闩锁的器件。(一般要求Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II。)| 9 |规定 |器件工作速率符合设计要求。| 10 |推荐 |在满足系统性能要求的情况下,尽量降低信号的速率,采用慢速器件。| 11 |规定 |凡公司、事业部、部门有模块电路、通用电路,能够满足设计要求者,无特殊原因一律采用模块电路。优先选用公司级模块电路。| 12 |规定 |无模块电路可以调用,但是产品约定设计方式或者器件者,无特殊原因一律按照产品约定进行设计。| 13 |规定 |相同功能的电路,如无特殊要求应采用相同的电路和器件。| 14 |规定 |使用同一个物料代码下有多个器件,确认每一种器件的能够满足应用要求。| 15 |规定 |单板上所有有复位管脚的芯片,要求复位脚软件可控。| 16 |推荐 |CPU等的控制信号应使用上/下拉电阻保证上电时的状态确定。| 17 |推荐 |初次设计CPU、DSP和ASIC的配置管脚的上拉或下拉状态尽量设计成可调。| 18 |提示 |阅读器件手册时,应该到器件厂商网站上寻找最新版本,并了解其版本变更历史和查阅最新版本勘误表。| 19 |规定 |对于设计中的可配置部分(包括为调试设计而最终不安装的部分),必须注明本板在线运行和调试使用的所有配置方式。| 20 |规定 |要考虑器件输出或驱动器输出的驱动能力,等效负载不能超过器件的驱动能力的80%。| 21 |规定 |MCU串口信号经芯片驱动后,将收发信号和地引到预留的3Pin插座| 22 |规定 |单板3Pin RS-232串口插座统一定义为:Pin1—本地发送Tx;Pin2—地线;Pin3—本地接收Rx。| 23 |规定 |通用件率满足事业部通用件率的要求:新板满足90%,改版满足80%。优先选用部门推荐的公用器件。| 24 |规定 | | 25 |规定 | |

2.2 逻辑器件应用

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |不带内部上下拉和总线保持功能的CMOS/BiCMOS器件,未用输入端严禁悬空,必须通过电阻进行上拉或下拉处理。| 2 |规定 |单板带有可以裁减部分,原理图中部分器件可能不焊接时,需要确保这些器件不焊接不会导致其他器件的输入端悬空。| 3 |规定 |逻辑器件不用的引脚或者固定电平的信号如需预置电平处理,必须通过电阻上拉或者下拉,不允许直接接电源或地。| 4 |规定 |对器件未用输入端进行上拉或下拉处理,必须满足可测试性设计要求。| 5 |规定 |中断信号要通过上拉或下拉来使中断信号处在默认的非触发态。|模器件手册规定优先 6 |规定 |多级具有上电3态的器件级联驱动信号时,如果信号上电过程要求确定电平,则各级输入端都必须采用上拉或下拉电阻确定状态。| 7 |规定 |采用具有上电3态的器件驱动背板输入控制信号,如果该信号上电后立刻需要读取且不受上电复位控制(例如单片机ISP模块中的背板复位信号和下载使能信号),则必须采用电阻置初始电平。| 8 |规定 |信号线上的上拉或下拉电阻能够满足可靠预置电平要求。| 9 |推荐 |对于CMOS器件,如无特殊要求单个管脚的上拉或下拉可以取10k,多个管脚或其他具体情况可以参见下面的条目和以及进行计算确定。| 10 |规定 |对使能内部上拉的ISP MACH 4000型EPLD,以及和Cyclone型FPGA通用IO管脚连接的网络,下拉电阻采用1K,上拉电阻可选择10K。| 11 |推荐 |数据总线的下拉不宜使用太大的电阻,推荐使用1K。| 12 |规定 |OSC的ST_N管脚应该加上拉电阻(推荐值为1k,建议直接调用晶振滤波模块电路)。| 13 |规定 |对背板输出的驱动器,如果其OE端需要控制,应采用电阻设置为输出无效状态。对于常见的244器件,OE*应该采用电阻上拉。| 14 |规定 |参照器件的Datasheet将所有控制脚通过电阻进行上拉或下拉,特别是芯片的OE /CE端。| 15 |规定 |Enable、Set、Reset、Clear和三态器件输出的上拉、下拉正确| 16 |推荐 |上下拉电阻放在接收端器件处。对于1个驱动多个接收的网络,非特殊需要只放置1个上下拉电阻。若接收器件全部放置在同一页面,在接收器页面放置上下拉电阻;若接收器件分布在不同页面上,在驱动器端放置上下拉电阻。| 17 |规定 |避免使用一个排阻同时对信号进行上拉和下拉。| 18 |规定 |如果总线可能处于浮空状态,那么总线需要有上拉电阻或下拉电阻,保证在没有器件占用总线时,总线能处于一个有效电平,以降低器件功耗和干扰。| 19 |规定 |UART器件16C55X,如果不使用其DSR、DCD、CTS信号,需要进行下拉,使信号为有效状态,避免自动流控制的器件不能正常工作。| 20 |规定 |PCI的三态和OD、OC信号要有上拉。| 21 |规定 |PCI总线设计中FRAME#, TRDY#, IRDY#, DEVSEL#, STOP#, SERR#, PERR#, LOCK#,INTx#, REQ64#和 ACK64#等信号需要采用合适的电阻进行上拉处理。上拉的阻值须依照负载情况计算。| 22 |规定 |避免输入信号的缓慢变化(如按键复位信号),对缓慢变化的信号需要使用施密特触发器输入的器件进行驱动。| 23 |规定 |设计中应防止上电及正常工作时出现总线冲突。对于可能出现冲突的情况,应采用互斥设计,确保不会因为软件问题导致冲突。| 24 |规定 |和背板直接相连的驱动器必须满足热拔插要求(我们要求有OE端控制,上电三态、关断电流控制)。| 25 |推荐 |MCS-51单片机的总线及端口需要加驱动。驱动器选型禁止采用总线保持器件或者内置下拉电阻的器件。| 26 |推荐 |原则上不推荐使用总线保持器件或者启用可编程器件的总线保持功能。| 27 |推荐 |具有BUS-HOLD特性的器件,通过外接上拉或下拉电阻实现状态预置时,电阻取值不宜过多于3K,推荐采用1K电阻。| 28 |提示 |BUS HOLD器件,不论其输出端口处于何种状态,其输入端口的BUS HOLD特性一直有效。对于双向器件,其两个方向端口在输出高阻态下输入Bus Hold特性一直有效。。| 29 |规定 |与背板相连的普通逻辑电平信号,如非特别要求,需要采用串接电阻;背板输入的信号,为防止当发送端关断、未插、掉电时悬空,应采用上拉或下拉电阻,选择上拉还是下拉的原则是一块板的局部失效不会对其他板产生严重影响。|信号完整性优先 30 |推荐 |一般情况下背板接口输出串联电阻选取33.2欧姆(或33欧姆排阻),输入串联电阻选择100欧姆电阻或者排阻。对于既有输出又有输入的信号,如果单板布线布局困难,可以考虑采用一个33欧姆电阻;对于总线型拓扑负载多于4个时,应根据SI仿真测试结果选取电阻;对于需要把发送到背板的信号收回来的拓扑,必须在33驱动器输出端直接输入,不得在33欧姆电阻后接收。|信号完整性优先 31 |推荐 |背板输入信号缓冲器应用下拉电阻和串阻。背板输入信号缓冲器下拉电阻取10K,串阻取100欧姆。背板输入信号缓冲器输入先下拉再经过串阻,设计上会具有更大的灵活性。设计中应严格遵守产品设计约定。| 32 |推荐 |对于总线保持器件或者输入内置上下拉的器件,未用输入管脚悬空处理。|

2.3 时钟设计

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |对于输出多于5个的时钟驱动芯片,电源推荐采用磁珠滤波,磁珠后应该添加电解电容和足够的陶瓷去耦电容,布局时推荐局部铺一小块铜皮。| 2 |推荐 |时钟芯片的电源和地参考器件手册处理。对锁相环电源采用磁珠滤波的,磁珠后应该采用多级陶瓷去耦电容以保证电源低阻抗。| 3 |推荐 |单板50MHz以上时钟驱动器件未用管脚,备用放置不大于15pF的电容接地平面。该电容缺省不焊,如果EMC测试高频辐射超标,可以焊上调试。|参见说明 4 |推荐 |时钟驱动器件未用管脚对平面电阻/电容采用分立器件,不得使用排阻排容。| 5 |规定 |时钟信号网络必须采用合适的端接方式。| 6 |推荐 |时钟网络推荐采用点对点,源端端接方式。| 7 |规定 |当接口标准或器件对时钟网络等布线有要求时,依照接口标准或器件要求执行。| 8 |规定 |锁相环串联使用,须注意不会引发谐振。| 9 |推荐 |不推荐使用多通道输入时钟驱动器驱动不同时钟。| 10 |推荐 |板间传输的时钟信号,上单板后在时钟的输入端备用去回钩电容。| 11 |推荐 |子卡与母板间传输的时钟,应保证子卡不在位时,时钟输入不悬空,时钟的输出有匹配。| 12 |推荐 |对于VCXO,如果要求宽的牵引范围(如±90ppm),不要选用3次泛音晶振。|

2.4 保护器件应用

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 | TVS管的最大钳位电压VCMAX应不大于电路的最大允许安全电压。| 2 |规定 |TVS管的最大反向工作电压VRWM应不低于电路的最大工作电压,一般可选VRWM为电路最高工作电压的1.1~1.2倍。| 3 |规定 |TVS管的额定最大脉冲功率必须大于电路中出现的最大瞬态浪涌功率。| 4 |规定 |对于高速链路,需要考虑TVS管结电容的要求| 5 |规定 |注意单向和双向TVS管的选择。| 6 |规定 |在RS-232链路中必须采用双向TVS管。TVS管放在信号线串联电阻外侧,单板入口处;串联电阻靠近232接口器件放置。| 7 |规定 |TVS器件的选型时要考虑器件的响应时间满足要求。| 8 |规定 |当TVS和压敏电阻联合使用进行浪涌保护时,压敏电阻的压敏电压要低于TVS的钳位电压VC。| 9 |规定 |保护器件应与被保护器件接在相同的地平面。如采用变压器隔离,隔离变压器初次级两侧的器件要分别接对应的参考地。| 10 |规定 |PTC与TVS配合使用时,PTC要能及时动作,对TVS进行过流保护,同时,PTC本身也要能够满足工作电压的要求。| 11 |规定 |对于需要出机框的信号线(例如勤务电话、网线、E1线、232、485等等),需要添加保护电路或者进行隔离;对于在机架内部的信号线一般不需要添加保护电路。|

2.5 可编程逻辑器件

编号|级别|条目内容|备注 ----|----|----|---- 1 |推荐 |FPGA的LE资源利用率要保证在50%~80%之间,EPLD的MC资源的利用率要保证在50%~90%之间。对于FPGA中的锁相环、RAM、乘法器、DSP单元、CPU核等资源,经过精确预算,允许使用到100%。| 2 |推荐 |预留一定数量的测试IO(一般推荐不小于实际使用的IO数的10%),测试IO中要有一定量(不少于40%)要连接在测试针上。根据逻辑的复杂程度和管脚占用情况、版面紧凑程度可以斟酌安排。第一版测试针可以多留一些,稳定之后的版本可以少一些。| 3 |规定 |可编程逻辑器件的输入时钟至少有一个本地的不间断时钟。CPU接口等部分的设计,必须采用本地时钟完成。| 4 |规定 |对于逻辑芯片的输入时钟,如果使用内部锁相环,必须保证时钟的输入频率、占空比、抖动、输出频率满足锁相环要求。锁相环电路尽量按照芯片提供的参考电路设计。| 5 |规定 |对于可编程逻辑器件的悬空管脚(包括测试管脚、设计裁减导致的悬空输入等),必须确认其在正常工作中不能悬空。| 6 |推荐 |Lattice ISP Mach4000系列器件,建议使能内部上拉,外部上拉采用10K,下拉采用1K设计。|参考上下拉部分规范 7 |推荐 |一般情况下,Cyclone器件外围上拉可采用10K,下拉采用1K设计,避免下载之前出现不定态电平。|参考上下拉部分规范 8 |提示 |Cyclone器件设计时应对可能悬空的输出管脚使能内部上拉。| 9 |规定 |PLD设计中,不推荐使用可编程的总线保持功能。| 10 |规定 |EPLD/FPGA的专用输入管脚(时钟输入管脚)不要悬空| 11 |规定 |FPGA的Done指示管脚(包括Conf_Done和Init_Done信号)需要被监控。| 12 |规定 |不要用特殊管脚当做普通的IO使用。| 13 |规定 |FPGA全局时钟输入必须从全局时钟输入管脚引入;其他时钟信号也应尽量从专用时钟输入管脚引入;全局复位以及其他全局信号尽量从专用的全局引脚引入。| 14 |规定 |逻辑芯片的nConfig、Conf_Done和nStatus管脚应上拉,电阻选择参考手册规定。| 15 |推荐 |为了防止FPGA的nConfig信号受到毛刺干扰,导致逻辑芯片异常掉逻辑,可在nConfig管脚加一个RC电路。RC电路靠近FPGA防止| 16 |规定 |对于采用AS模式下载的设计,要保证nConfig的上升沿落在3.3V电源稳定之后。| 17 |提示 |可能的话提供一定的慢速时钟给EPLD/FPGA,在长定时时可以节省资源。|

2.6 电源设计

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |热拔插系统必须使用电源缓启动设计。| 2 |推荐 |在压差较大或者电流较大的降压电源设计中,建议采用开关电源,避免使用LDO作为电源。对纹波要求较高的场合中,可以采用开关电源和LDO串联使用的方法。| 3 |规定 |LDO输出端滤波电容选取时注意参照手册要求的最小电容、电容的ESR/ESL等要求确保电路稳定。推荐采用多个等值电容并联的方式,增加可靠性以及提高性能。| 4 |推荐 |电源滤波可采用RC、LC、π型滤波。电源滤波建议优选磁珠,然后才是电感。同时电阻、电感和磁珠必须考虑其电阻产生的压降。| 5 |规定 |大容量电容应并联小容量陶瓷贴片电容使用。| 6 |规定 |电源必须有限流保护。| 7 |推荐 |升压电源(BOOST)使用必须增加一个保险管以防止负载短路时,电源直通而导致整个单板工作掉电。保险的大小由模块的最大输出电流或者负载最大电流而定。| 8 |规定 |单板输入电源要有防反接处理,输入电流超过3A,输入电源反接只允许损坏保险丝;低于或等于3A,输入电源反接不允许损坏任何器件。| 9 |规定 |电源禁用磁饱和电路;禁止选用采用磁饱和电路的电源模块。| 10 |规定 |对于多工作电源的器件,必须满足其电源上掉电顺序要求。| 11 |提示 |多个芯片配合工作,必须在最慢上电器件初始化完成后开始操作。| 12 |推荐 |采用SO-8封装的LDO(如MIC5209BM),用于密封环境时,为保证热应力降额满足要求,通常热耗不应超过0.3W。|以可靠性工程师热设计为准 13 |提示 |电源控制芯片JTAG下载口单独引出。| 14 |推荐 |在存在分板工艺,以及需要过波峰焊的单板上,-48V电源滤波尽量避免使用贴片陶瓷电容,必须使用的要保证布局时避免电容受到过多机械应力。| 15 |规定 |单板电源引出单板使用,应该添加限流保护措施,避免外部负载短路造成单板无法正常工作。| 16 |推荐 |电源模快/芯片感应端在布局时应采用开尔文方式。| 17 |提示 |三端稳压器输出到输入应该有反向泄放二极管,防止掉电时损坏器件。| 18 |提示 |不允许出现过大压差的不同电源之间,可用二极管限制压差。|

2.7 其他应用经验

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |使用CY2302时钟驱动器,应注意如果对输入输出时钟的相位要求一致,那么必须选择OUT2反馈、OUT1输出。| 2 |规定 |有极性的耦合电容注意其直流偏置电压,尤其是串联电感使用时应防止反向电压的产生。| 3 |规定 |电容的耐压和温度降额都必须满足公司降额要求。工作温度升高,电压的降额程度要增大。| 4 |规定 |电阻的功率和温度降额都必须满足公司降额要求。工作温度升高,功率的降额程度要增大。| 5 |规定 |ADM706R在使用中应该将PFI直接接电源,避免器件上电时进入测试模式。公司通用电路采用上下拉设计。在ADM706更改设计之前,我部门指定不使用ADM706R器件,采用MAX706避免此问题。| 6 |规定 |MPC860 的TRST*设计时接/PRESET,避免器件上电时进入测试模式。| 7 |规定 |860的TA上拉要1K,不能太大。| 8 |规定 |在使用MPC860的设计中,如果只对MPC860硬件复位配置字用到的部分数据线通过硬件复位配置字驱动器进行驱动,其他数据线默认为MPC860内部下拉,那么MPC860的数据总线不能使用带总线保持功能的驱动器。| 9 |规定 |系统应对指示灯颜色、状态进行规定。指示灯设计,绿灯亮/灭表示正常或者工作状态,红灯亮表示有告警,灭表示无告警。特殊情况下允许采用黄灯指示。除非外观需要,不推荐采用其他颜色的指示灯。| 10 |规定 |面板灯必须经过驱动器进行驱动,应该采用低电平有效方式点灯(纯电源板另外考虑)。| 11 |规定 |面板指示灯/输入输出外部信号不与单板内重要信号共用驱动器。| 12 |规定 |面板灯5V使用510欧姆左右的电阻,3.3V使用330欧姆左右的电阻。电阻应在公司通用件库中选取常用器件。| 13 |规定|单板内部3.3V指示灯推荐统一采用1K限流电阻。| 14 |规定 |内部电源指示灯,如果电源电压低于2V,必须经过三极管驱动发光二极管。| 15 |规定 |面板灯(拨码开关、按钮)等上串接的电阻必须接在驱动器和指示灯(开关、按钮)之间,电阻靠近驱动器放置,避免外界干扰对驱动器的冲击。| 16 |推荐 |单板内部指示灯推荐使用低电平驱动指示灯,驱动能力足够时可以采用高电平点灯,选择主要从节省成本角度出发。| 17 |规定 |单板内必须有电源指示,逻辑下载指示灯| 18 |规定 |ADC和DAC的模拟地和数字地引脚,在外面应该用最短的连线接到同一个低阻抗的接地平面上。| 19 |提示 |以太网非点对点连接时。PHY器件的驱动能力在器件的允许范围内要调到最大。| 20 |规定 |正确配置CPU的上电配置管脚,配置管脚通过电阻上拉或下拉。(配置的内容主要包括:BOOT的数据宽度、FLASH的数据宽度、时钟的工作模式、地址映射模式、PCI的主从模式、PCI仲裁使能、BOOT是从LOCATION BUS还是PCI上启动、锁相环时钟配置、输出阻抗等)| 21 |规定 |MOSFET的栅极(Gate)串10欧姆电阻可有效抑止振荡;MOSFET并联使用时,每个MOSFET的栅极要分别串10欧姆电阻。电阻尽量靠近栅极放置。| 22 |规定 |与MOSFET栅极并联的ZENER二极管可能会引发振荡,要将其连接到栅极串阻的外侧。| 23 |推荐 |与MOSFET栅极并联的电容可能会引发振荡,要将其连接到栅极串阻的外侧。注意并联电容减慢了开关的速度,增加了MOSFET 并联应用时的不平衡。| 24 |提示 |保证MOSFET的栅极驱动类似一个电压源,具有尽可能小的阻抗。| 25 |提示 |漏极和源极间并联阻容缓冲器或并联齐纳二极管和电容的串联吸收电路,这样在管子关断时漏极电流较快减小,使漏源极之间的电压在击穿电压值之下,起到保护管子的作用。| 26 |提示 |应减小MOSFET栅极电压的上升时间,使MOSFET尽量少的时间处于负温度系数区域,从而降低热失控的危险。| 27 |提示 |MT9040、IDT82V3001A等锁相环上电后或输入参考频率改变后必须复位锁相环。| 28 |规定 |继电器线圈、风扇电机绕组等感性负载必须有续流二极管。| 29 |规定 |继电器线圈工作电压不允许降额使用,继电器在应用中应注意是线圈是否有极性要求,避免退磁。| 30 |提示 |继电器电路在设计中,应尽量让继电器长期处于释放状态,减小功耗,并减小线圈温升降低寿命的概率。| 31 |提示 |要保证光电耦合器能可靠地工作在开关状态, IF取值不能太小(可取值CTR最大值对应IF的40%左右),并且集电极负载电阻要满足如下的关系式:(VCC-VIL)/(CTR(min)*IF-II) £RL£ (VCC – VIH)/( ICEO + II)。| 32 |规定 |按键、跳线、拨码开关与IC端口之间串接小电阻(推荐100欧姆)或并接TVS管做ESD防护。推荐采用电阻以节省成本。对于上下拉都有电阻的设计方式,可将电阻放在跳线和器件之间作为保护。| 33 |规定 |运算放大器设计为放大器时,同相输入和反相输入端的输入等效电阻要一致,减小输入偏置电流和误差电流引起的的误差和噪声。| 34 |规定 |ADC、DAC如果使用外部电压参考,应注意参考电压的精度和稳定性,只有在要求不高的情况下才可以采用电源作为参考电压,并且必须经过滤波。| 35 |推荐 |单板上有多个处理器或高速器件,并且各处理器/高速器件对时钟同相工作无要求时,各器件的时钟相位尽量错开,减少同时动作的逻辑门数量,降低瞬态工作电流,从而降低单板或系统的EMI。| 36 |提示 |三态/OC/OD时分数据/状态总线释放时应注意释放速度的问题。| 37 |规定 |非变压器隔离的差分信号,例如RS-485信号,LVDS信号等,发送和接收侧必须采用相同的参考地。|

3. 可靠性设计(请点开备注查看)

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |钽电容的耐压要降额到1/3以下。| 2 |推荐 |纹波电流大和冲击电流大可能引起钽电容失效,故冲击电流场合慎用钽电容,热插拔等电源瞬变场合谨慎选用钽电容。| 3 |推荐 |避免使用大容量钽电容;可用并联的形式。| 4 |规定 |钽电容失效易产生明火,故避免明火的场合慎用钽电容。| 5 |规定 |电源模块选型时,应确保电源模块上的钽电容符合降额标准。| 6 |规定 |工业级及商业级器件在实际使用中,结温降额应采用同样的降额标准,以确保实际使用中具有较高的可靠性水平。| 7 |规定 |面板监控线缆必须加入防静电保护电路(调用部门模块电路)。| 8 |推荐 |单板上关键芯片、功耗较大IC,附近预留接地插座以备未来加装散热器接地用| 9 |规定 |散热器尽量多点、低阻抗、短距离接工作地平面。散热器与支柱、螺钉等的连接处采用星月孔与工作地平面连接;| 10 |规定 |LDO等芯片的散热体如果是接在电源脚上时,与之接触的散热器应该多点接到该电源上。| 11 |规定 |器件或模块对散热器接地有明确要求时,按要求接地。如:带铝基板电源模块的基板和安装孔及散热器要接保护地。| 12 |规定 |单板上无法实现将散热器接地方式处理时,散热器可以采用浮空方式。| 13 |规定|同轴电缆的外屏蔽层,屏蔽电缆的屏蔽层可以通过接口接保护地| 14 |规定 |明确标注金属壳体的处理方式| 15 |推荐 |器件带有金属壳体的引脚,将引脚连接到相应的地上。 ESD防护器件接地端、金属外壳的元器件的金属外壳、屏蔽装置接到静电防护与屏蔽地; 具有金属壳体而人手又经常接触的部件如接插件等部件,其金属壳体应与接地的机壳或底板紧密相连。内部电路在靠近这些部件的部位,应采用大面积接地。| 16 |推荐 |如果上面的规则实现困难,推荐金属壳体接地的优先顺序:通过泄放电阻连接到屏蔽地>保护地>工作地| 17 |提示 |对于一些敏感电路,设计中应进行容限分析,以确认器件选型满足电路容限要求。| 18 |规定 |单板保险丝降额合理(额定电流降额至少50%,标称熔断热降额至20%),应放在保护器件的前面。对于可能工作于温度较高环境的设计,必须充分考虑保险丝降额。| 19 |提示 |对于冲击电流很大的场合,保险丝不能按照标称的熔断热计算。有案例表明,即使很大降额,仍然不能满足要求。厂家不能解释。增加缓启动是根本方法,不能加缓起可以考虑不用保险丝。| 20 |规定 |尽量不采用无锁定装置的连接器,必须使用时需评审。| 21 |提示 |跳线帽和拨码开关等机械器件存在可靠性,腐蚀等多方面问题,且失效模式通常容易使系统进入不正常的分支。尽量避免使用,通过电阻的方式用料单区分。|

4. 信号完整性/电源完整性设计(请点开备注查看)

编号|级别|条目内容|备注 ----|----|----|---- 1 |提示 |选择更不易造成信号完整性问题的接口方式/器件。| 2 |规定 |关键路径经过时序设计,具备时序分析报告。凡涉及时序控制的电路,比如CPU/FPGA/专用IC访问外挂存储器等必须进行时序分析。|时序设计另行规定 3 |规定 |满足以下任意一项或多项的网络必须附带信号完整性前仿真分析报告:时钟信号;频率较高;有较严格的时序要求;对边沿单调性有要求(边沿敏感信号);网络拓扑复杂(带有多个分支和负载);对过冲等敏感(参见器件手册);相关标准对信号质量有要求。|SI仿真另行规定 4 |推荐 |采用16244驱动器驱动变化信号,建议在驱动器输出添加33.2欧姆电阻或者33欧姆排阻。| 5 |提示 |有一些可编程逻辑器件可以设置输出的驱动强度、电流等参数,通过合理设置可以改善信号完整性。| 6 |提示 |如果时序允许,应将可编程逻辑器件的输出摆率设置为慢摆率。| 7 |推荐 |读写信号的驱动拓扑应尽量简化,必要应采用多个驱动器的方法简化拓扑,并进行信号完整性仿真,采用合适的端接。| 8 |推荐 |可编程逻辑器件,输出交变信号时应进行端接。不便端接的信号应采用设置电流、摆率等方式改善信号完整性。| 9 |提示 |单向的片选等信号,可以采用源端端接。| 10 |规定 |EPLD/FPGA输出的UART时钟等交变信号,必须进行端接。| 11 |规定 |电源上电解电容的数目应该满足电源完整性要求。| 12 |规定 |去耦电容的设计满足对工作电源的目标阻抗的要求,并按PI分析报告实施。|PI设计另行规定 13 |推荐|考虑为换层、穿越平面割裂的信号配置旁路电容。| 14 |推荐 |在需要对电源完整性进行测试的位置,放置电源完整性测试点。| 15 |规定 |对处理器等大规模关键器件,必须放置电源完整性测试点。|

5. 系统相关设计(请点开备注查看)

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |单板接口设计要和设计规范保持完全一致。| 2 |规定 |背板插座上本板没有使用的PIN,不要连接到单板内的任何网络。| 3 |规定 |热插拔系统的接口不应采用不支持插拔的标准。| 4 |规定 |热拔插系统避免使用I2C总线。如因历史原因使用I2C总线,电源须采用二极管防止电流反灌。| 5 |规定 |背板输入的TTL/CMOS控制信号应该设置成高电平有效,一般情况处于低电平。| 6 |规定 |单板输出到背板的总线信号以及主备单板公用的信号,在单板上电前、单板异常状态下处于高阻态,各控制和状态信号符合设计方案约束。| 7 |规定 |单板在局部掉电时不应出现器件损坏,不影响其他单板总线信号。| 8 |推荐 |在基本不增加成本的情况下,在第一版设计时,建议保留可调部分设计,并增加可调部分的设计和冗余设计,要尽量多的增加可调部分的设计。如,通过电阻或跳线实现灵活的功能选择、尽量多的引出测试点、合理使用器件的空闲管脚增加器件之间的冗余通道(特别是逻辑器件之间),不同器件方案验证的兼容设计等。| 9 |规定 |单板运行时不需要进行调节的地方一律不用可调器件。| 10 |推荐 |设计应保证所有测试使用的跳线帽、跳线针在最终产品中不需安装。| 11 |规定 |系统设计阶段必须进行系统级信号完整性设计,尽量避免复杂拓扑,对每块单板接口的拓扑进行约束,时钟等关键信号尽量采用点对点方式传送。| 12 |规定 |系统设计阶段必须进行系统接口时序设计,考虑连接器、变化负载、温度、信号完整性等带来的波动,留出充分时序裕量,并规定各单板接口时序。| 13 |规定|RS-485应考虑Fail Safe设计,在空闲时差分电平应为200mV以上。| 14 |提示 |RS-485上拉或下拉偏置电阻的选择要注意器件的驱动能力。| 15 |提示 |RS-485总线要考虑总线上多块单板并联时总线上负载的影响。| 16 |推荐 |单板能够检测自己输出的数据、时钟,方便故障定位。| 17 |规定 |应能够承受可能出现的最大电流 (包括热插拔时的电流)。插座有额定电流的参数,插座电源的针承受最大电流不得超过其额定电流,并要求有一定的降额。例如欧式48PIN的插座,每根针通过的电流不得超过1A。| 18 |推荐 |面板的RUN,ALARM灯用软件来控制,其他灯由硬件控制点亮。| 19 |推荐 |子卡连接器定义时,不用的插针接地,分布分配,减小信号线间互感串扰。| 20 |推荐 |E1接口RING接地遵守公司惯例,发端接地,收端建议可配置为直接接地或者通过电容接地。可以套用公司模块电路的,依照公司模块电路实施。| 21 |规定 |需要热拔插的接口,在连接器选型时必须保证工作地先于信号和电源连接。推荐的顺序为地线-电源-信号。| 22 |规定 |用于电缆互连的连接器,设计时注意信号引脚之间定义足够的地信号,以减小回流路径,降低信号之间的串扰,特别是电缆中的时钟信号和小信号要用地线与其它信号隔离。| 23 |推荐 |系统设计时主控单板和受控单板间增加少量备用的信号线,在背板上予以设计,以提高系统的可升级性。| 24 |提示 |资源板用量较大,尤其要考虑成本因素,尽量采用可裁剪配置的设计方法。综合器件平滑升级设计的原则,尽量选择成本较低器件。| 25 |推荐 |单板应采用面板扳手状态监控电路监控面板扳手状态,并定义背板连接器左上角、右上角、左下角、右下角四根针为查拔到位指示信号。面板监控电路应采用防静电模块避免静电骚扰。| 26 |提示 |主备单板切换应尽量减少对系统的影响:负责时钟分发单板应考虑时钟不丢失,不错误;复位、拔出主用单板应考虑尽量检测到操作并在复位、拔插前发起主备倒换;拔出、插入备用单板不应对主板工作产生影响。|参见说明分析

6. 可生产性设计(请点开备注查看)

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |选用的器件必须满足公司生产工艺要求,布局须通过公司工艺技术人员审核。| 2 |规定 |静电敏感器件慎用,如果采用要加防静电保护措施。| 3 |规定 |放置数量恰当的Mark点,数量参考原理图设计规范确定。| 4 |规定 |双面贴焊的单板,在选择器件时尽量使用贴片器件,不使用插装器件。尽量使单板采用双面回流焊工艺。| 5 |规定 |除非信号完整性特殊要求,背板上一般不应放置串阻等器件。背板尽量采用压接连接器,避免焊接连接器。| 6 |提示 |选用器件应注意器件的潮敏等级,必要时注明以保证生产加工可靠性;其间选型时避免选择潮敏等级高的器件。| 7 |推荐 |因为焊接温度不同,尽量避免板内有铅无铅工艺器件混用。|

7. 可测试性设计(请点开备注查看)
7.1 JTAG

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |含JTAG口的器件都需要使用事业部规定的JTAG接口电路,单板提供JTAG插座。| 2 |规定 |芯片的JTAG口管脚TDI,TMS,TCK,TRST(若有)可控,不能悬空或直接拉低/拉高(注意芯片内部的上/下拉电阻)。| 3 |规定 |芯片的TCK,TMS的驱动能力满足扫描链路的要求。| 4 |规定 |芯片的BSDL文件要齐全、完整和正确。| 5 |推荐 |多个同样的芯片,设计JTAG串行链路。| 6 |规定 |不同芯片,单独设计JTAG链路。| 7 |提示 |设计中TRST*管脚注意正确上拉或下拉,确保测试模式不被启动。| 8 |提示 |电源控制芯片JTAG下载口单独引出。| 9 |提示 |Xilinx Spartan III器件的JTAG接口为2.5V,设计中须防止过压。|

7.2 测试点

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |测试点满足康讯的可测试性要求。应设置充分的内部和外部测试点,以便给测量、故障检测和故障隔离提供手段。测试点应有尽量明显的标记。| 2 |规定 |电源和地必须有足够的通孔测试点,要求每一种电源都至少有一个测试点,地的测试点至少每10cm一个,要求平均分布在单板上。| 3 |推荐 |高频时钟信号或高速信号的测试点旁边应放置接地测试点;信号的测试点应该放在接收端。| 4 |规定 |时序较为复杂的信号要求每个信号都引出测试点,以方便单板测试。布局时必须注意测试点(包括ICT测试点)引入的分岔尽量短,不得影响信号的信号完整性。对速度很高的信号,必须考虑测试点引入的阻抗不连续对信号的影响。| 5 |推荐 |多针测试点,空余的管脚应接地处理。| 6 |规定 |向PCB提供不焊接插装器件清单。|

7.3 电路可测试性

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |时钟电路或振荡器电路的输出可控。| 2 |规定 |数字器件特殊引脚需要全部独立处理。| 3 |推荐 |反馈回路可以断开。|

7.4 系统可测试性

编号|级别|条目内容|备注 ----|----|----|---- 1 |规定 |对输入单板内的时钟进行检测。| 2 |规定 |对从背板输入或输出至背板的数字IO信号线的可以控制| 3 |推荐 |CPU能够检测输入单板的信号状态,便于实现系统互联时的测试。|

Lucky_li
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2020-05-19