+ 这款双通道ADC内核采用多级、差分流水线架构，并集成了输出纠错逻辑。每个ADC均具有宽带宽、差分采样保持模拟输入放大器，支持用户可选的各种输入范围。集成基准电压源可简化设计。占空比稳定器可用来补偿ADC时钟占空比的波动，使转换器保持出色的性能。 + 默认情况下，ADC输出数据直接路由至两个外部JESD204A串行输出端口，这些输出设置为CML电平。该器件支持两种模式，以便可以通过一条或两条数据链路发送输出编码数据。（L = 1；F = 4或L = 2；F = 2）每个通道均具有独立同步输入(DSYNC)。

+ JESD204A编码串行数字输出 + 信噪比(SNR)：73.7 dBFS（70 MHz、80 MSPS） + 信噪比(SNR)：71.7 dBFS（70 MHz、155 MSPS） + 无杂散动态范围(SFDR)：92 dBc（70 MHz、80 MSPS） + 无杂散动态范围(SFDR)：92 dBc（70 MHz、155 MSPS） + 低功耗：423 mW (80 MSPS)；567 mW (155 MSPS) + 1.8 V电源供电 + 中频采样频率达250 MHz + 1至8整数输入时钟分频器 + 输入噪声：−148.6 dBFS/Hz（180 MHz、80 MSPS） + 输入噪声：-150.3 dBFS/Hz（180 MHz、155 MSPS）

+ 航天航空和防务 + 雷达