VLSI项目
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VLSI项目
超大规模集成（VLSI）技术是改变我们生活方式的大量创新设备和系统的使能技术。这种集成使我们能够在单个IC上构建具有更多晶体管的系统。 EDA工具和复杂的硬件设备（例如复杂的可编程逻辑设备（CPLD）和现场可编程门阵列（FPGA））允许开发比通用计算机更高效的专用系统。 1960年代，行业先驱Gordon Moore预测，可以在芯片上制造的晶体管数量将成倍增长。他的预测，现在称为摩尔定律。摩尔的最终预测是，晶体管的数量每18个月将增加一倍。在过去的三十年中，每个芯片的晶体管数量大约每年增加一倍。英特尔微处理器是集成电路复杂性增长的一个很好的例子。
在VLSI技术发明之前，使用面包板方法开发了集成电路。 在面包板方法中，使用可用的数字IC将系统构建在面包板上。 然后测试该系统的预期结果，并开发出原型，如果系统正确，则将其发送给硅片，在此阶段，如果发生错误，则整个硅片将成为浪费，设计者必须 重新设计整个系统。 因此，为了在单个芯片上设计完整的数字系统，需要很多年，但是由于VLSI技术的发明，缩短了产品上市时间并降低了数字IC的设计成本。 这是因为现在有了EDA工具和可编程硬件设备。
项目介绍
在数字电视系统中，增加的信息速率需要增强传输站的数据容量。 因此，当然肯定存在强的纠错调制和编码方式的要求。 通过使用DTMB标准完成了地面数字电视传输调制器的设计和使用。 在FPGA目标器件中实现了VLSI，该系统是使用VHDL编码完成的系统，也是开发的VHDL代码。
在该项目中，CAN控制器是利用FPGA实现的。 每当Actel使用设计和使用的工作顺序时，就会使用不同的工具。 该项目解释了多路复用器，CAN教练，模拟/数字转换器的设计以及有关实际FPGA的更多信息。 还探讨了FPGA的设计过程，FPGA的准备，编码，仿真，测试和最后编程。 FPGA中不同的组件是移位寄存器和两个相互连接的状态积。
此项目中开发了用于基于结的源路由的路由器。 Easy Router的主要部分包括缓冲，报头路由和正在做出的修改选择。 VHDL设计是基于结点路由的路由器的两种变体。 路由器的延迟性能已经通过仿真进行了分析。 该模型可以在Altera FPGA中轻松实现，以找到品牌全新路由器设计的资源需求。
在该项目中，已实现了针对现场可编程计数器阵列（FPCA）的设计空间探索（DSE）以及识别描述它们的不同参数之间的取舍。 提出了用于分析和修剪设计区域的方法，以允许进行明智的探索。 研究了每种解决方案的优缺点，并提出了一种基于FPCA属性的新集成。
此项目中讨论了数字前端和Turbo解码器。 研究了支持无线标准（如IEEE 802.11n，WiMAX，3GPP LTE）的多标准无线电的数字前端。 从上到下的设计。 从Matlab模型到VHDL实现的数字化设计的802.11n下变频器。 FPGA带来的仿真和原型制作都被带走了。
在该项目中，出于对象识别和跟踪的目的，使用了图像处理算法，并使用FPGA来实现。 FPGA（Spartan 3E）包含的逻辑组件可以进行编程，以执行复杂的数学功能，从而使其非常适合于矩阵算法的实现。 在跟踪正在移动的对象中执行FPGA的结果发现保持正向且适合对象跟踪。
BORPH（用于基于FPGA的可重配置计算机的操作系统）的设计和实现已在该项目中进行。 硬件设计作为BORPH下的常规UNIX进程执行，可以访问标准OS解决方案，例如文件系统帮助。 为了开发硬件设计，使用了基于simulink的设计流程。
该项目已实现了基于硬件的架构，该架构用于基于Haar功能的基于AdaBoost算法的面部检测系统。 此外，已经探索了设备设计策略的图像缩放，该图像缩放包括整体图像生成，流水线处理以及分类器，以及并行处理多个分类器以加快面部检测系统的处理速度。
该项目通过并行化编译器技术和高级综合工具之间的协作，描述了一种自动化硬件设计空间研究的方法。 显示了在五个多媒体内核上该实现的当前结果。 因此，该技术极大地提高了设备设计的抽象量，并探索了比对于人类设计人员而言可行的更大的设计区域。
在该项目中，已经描述了一种基于FPGA的方法来加速故障注入活动，以评估VLSI电路的容错能力。 所提出的方法结合了基于硬件的策略的效率以及基于仿真的技术的灵活性。 此外，提供的实验结果表明，相对于基于仿真技术的最新故障，可以显着提高速度。
此项目已实现了带有Josephson传输线（JTL）和无源传输线（PTL）的2位Booth编码器。 使用所有Booth编码器方法设计的乘法器的电路面积与使用AND阵列技术设计的乘法器的电路面积相比。 使用Quartus II创建了建议的4位编码器。
该项目已实现了智能卡的加密电路。 这些电路占用的芯片面积很小，功耗低，可以处理一些加密算法，并提供可接受的性能。 此项目已在通用体系结构上执行了三种标准密码算法的硬件实现。
该项目已实现了针对乘法器的杂散功率抑制技术（SPST）的高级版本，用于高速和低功耗。 仿真结果表明，使用“与”门执行SPST具有极高的灵活性，可调节数据声明时间，这不仅提高了SPST的鲁棒性，而且还提高了速度并降低了能耗。
在此任务中，创建了三种不同的自适应霍夫曼算法方案，分别称为AHAT，AHFB和AHDB算法。 计算压缩率，并将答案与用C语言实现的自适应霍夫曼算法进行比较。 通过将其与AH算法集成，可以提高算法的性能。 压缩/解压缩处理器使用在Xilinx ISE 9.1中模拟的使用HDL的Verilog编码。
在该项目中，已经实现了一种有效的VLSI架构，该架构使用边缘保留滤波器来消除图像中的脉冲噪声。 此外，一种自适应技术可用于改善去除随机产生的脉冲声音的结果。 结果表明，与先前较低复杂度的方法相比，该技术在定量视觉质量评估方面均获得了较好的性能。
在该项目中，实现了支持多媒体应用程序的VLSI处理器体系结构。 处理器分为1）专用多媒体处理器和2）通用处理器。 专用的多媒体处理器使用两种架构，这些架构具有特定于功能的自由度，但是具有较高的速率和效率。 先进的通用处理器通过集成新的多媒体并并行执行来提供对多媒体的支持。
在该项目架构中，提出了乘法器和累加器（MAC）。 乘法在有限脉冲响应滤波器，快速傅立叶变换，离散余弦变换，卷积以及其他重要的DSP和多媒体内核中经常发生。 好的MAC的目的是提供一种物理上紧凑，速度快，功耗低的芯片。 使用了正在实施的全新SPST方法。 这种乘法器和累加器是通过在经过修改的Booth编码器上配备杂散功率抑制技术（SPST）制成的，该编码器由使用AND门的检测单元控制。
在该项目技术中，绝热用于稳定地减少能量耗散。 PMOS网络中绝热的利用技术可以降到最低，并且负载电容中存储的部分功率可以循环使用，而不是随温度而耗散。 但是，绝热技术是由参数变化决定的。 该项目中使用了MICROWIND模拟。
此项目已进行了高级微控制器总线体系结构（AMBA）的高级高性能总线（AHB）协议的设计。 实际上已经讨论了诸如易写，突发读，写和购买外读写之类的操作。 协议的外观是模拟的Modelsim，使用该模型可以使用基本块（例如主站和从站）。 使用的编码语言是VHDL。
通过在该项目中使用VIS设备，已经完成了对Knockout异步传输模式（ATM）交换矩阵集中器的验证和设计。 已经开发出结构良好的RTL设计以及Verilog HDL中的Knockout开关集中器行为的高级模型。
该项目提出了一种异步电路的行为综合方法，该方法建立在基于语法的定向翻译之上，并允许设计人员执行由面积或速率约束导致的自动研究设计。 此外，由数据路径和控制单元组成的异步实现模板及其利用异步硬件描述语言的特定执行。
此项目中介绍了如何构建兼容高级微控制器总线体系结构（AMBA）的微控制器作为高级高性能总线（AHB）从设备的方法。 该微控制器是用SRAM和ROM主存储器进行系统存储器控制的。
在该项目中，Xilinx ISE工具用于仿真，逻辑验证以及进一步合成二进制加法器，该二进制加法器可能是许多电子电路设计（包括数字信号处理器（DSP）和微处理器数据路径单元）中的关键要素。 该项目研究了三种类型的进位树加法器。
使用VHDL代码设计了一个符合IEEE 754标准的32位浮点运算单元，并且在该项目中所有的加，减，乘和除运算都在Xilinx上进行了测试。 此后，已设计MATlab中的Simulink模型来验证Modelsim中该浮点算术单元的VHDL规则。
循环冗余校验（CRC）体系结构已被设计为可现场重新编程，因此就该项目中部署的多项式和输入端口宽度而言，它具有充分的灵活性。 该电路包括嵌入式设置控制器，该控制器具有低配置和硬件成本。 合成电路并将其映射到标准技术的130 nm UMC单元。
该项目提出了一种经过验证的新型网络设计，该网络具有片上支持功能，可确保多处理器片上系统应用中的流量置换。 在多处理器片上系统（MPSoC）或芯片多处理器（CMP）环境中，片上互连网络或片上网络（NoC）正在成为事实上的扩展策略。
该项目集中于开发模型，该模型是使用超高速集成电路硬件描述语言（VHDL）作为平台的硬件脉动倍增器。 该设计是在Spartan 3 FPGA板上使用和综合的仿真模型。
在该项目中，VHDL环境用于浮点算术和逻辑单元设计流水线。 ALU设计中的新颖之处可能是提供高性能的流水线。 每个模块均分为子模块。 在ALU设计中，将两个选择位组合在一起以选择a。公认的VHDL使用的功能已通过VHDL仿真进行了验证。 在Xilinx12.1i平台上可以找到仿真和综合结果。
此项目中解释了双倍数据速率同步动态RAM（DDR SDRAM）控制器设计的原理和命令。 DDR SDRAM控制器的操作是通过Verilog HDL实现的。 DDR SDRAM控制器的拟议架构设计被用作IP内核，用于具有速率操作的任何基于FPGA的嵌入式系统要求。
该项目提出了一种新颖的简单地址映射方案和改进的基数4 FFT。 FPGA主要用于构建已实现的ASIC IC。 该设计仿真并综合了使用编码64点FFT的基数为4的VHDL的256点FFT硬件实现
该项目的主要目标是使用XILINX VIRTEX4工具为嵌入式和便携式应用程序创建和实现32位精简指令集计算机（RISC）处理器。 该处理器的范围包括算术逻辑单元，移位器，旋转器和控制单元。 分析了使用工具的Virtex4 XC4VLX15 XILINX等模块功能和性能问题，例如面积，功耗和传播等待。
在该项目中，提出了智能传感器的VHDL模型，以解决您面临的设计师挑战。 首先使用信号感测过程感测信号，然后使用VHDL对其进行调节和处理以达到良好的结果。 上述步骤就是将VHDL作为智能传感器的程序。 VHDL允许系统的完整仿真。
该项目提出了基于模糊算法的比例积分微分（PID）控制器的设计，该控制器使用VHDL来进行巡航的运输系统的利用。 已经开发出了模糊概念巡航系统，以防止道路上的车辆之间发生碰撞。 给出了Matlab与VHDL仿真结果的对比，以设计PID型硬件执行。 选择来自Quartus-II环境的综合设备来综合创建的VHDL代码，以获得寄存器传输级别（RTL）。
在该项目中，使用VHDL设计的无线步进电机控制器在SPARATAN现场可编程门阵列（FPGA）上实现。 所提出的电机控制器通过使用脉宽调制（PWM）技术进行控制，因此可提供真正的高精度。 在该系统中，GUI是使用LABVIEW设计的，用于将控制参数提供给所连接的无线步进电机。
该项目涉及I2C总线控制器的所有设计以及涉及微控制器（AT89C51）和EEPROM（AT24C16）的设备的接口。 微控制器和EEPROM通过I2C总线连接。 尤其是执行这些操作的数据发送，读取和写入，并分析I2C协议的行为。 在后面的部分中，i2C主机是在verilog HDL中设计的。 通过描述HDL的外观，可以在设计周期的早期实现对设计的实际验证。
尝试在该项目中实现路灯和自动交通控制单元的太阳能节电系统。 所建议的系统是利用MAX3032 Altera CPLD来实现的，该器件具有32个宏单元。 街道上安装了红外传感器，以了解交通状况。 提议的有效成本系统仅能节省电力，而减少了传统电力的使用。 所提出的系统逻辑是使用VHDL实现的。
在这个项目模型中，已经设计了一种自主机器人，该机器人是具有模糊概念的导航概念的移动（MRC）硬件，并采用了模糊逻辑算法（FLA）。 自主移动机器人的设计硬件体系结构可以轻松地在非结构化环境中使用，以适当的角度避免与障碍物碰撞。 MRC算法的模型首先在MATLAB中开发。 已开发的MRC模型已转换为VHDL模型以用于硬件实现，其后是获得Altera的综合工具Quartus II，从而获得了对MATLAB结果的信心后获得了综合逻辑门电平。 合成的代码下载到现场可编程门阵列（FPGA）板上，以在行为级别上验证VRC实现的MRC算法的正确性。
该项目报告了基于现场可编程门阵列（FPGA）技术的实时交通信号灯控制系统的设计和实现。 交通信号灯控制系统采用VHDL语言制作。 其功能最终通过仿真验证。 从那时起，VHDL设计下载到FPGA板硬件以确认其在测试中的功能。
该项目的目标是为三级电压供电逆变器提供低功耗，基于高性能FPGA的数字空间矢量脉宽调制（DSVPWM）控制器的外观。 最终，所提出的DSVPWM方法算法得以综合并实现了Quartus II和Cyclone II FPGA，从而专注于器件。
在该项目中，提出并比较了使用古老数学作为吠陀传统改进的Booth算法的VHDL复数乘法器的实现。 印度古代数学“吠陀经”采用乘数单位的设计思想。 选择了UrdhvaTiryakbhyam佛经来实施，因为它适用于所有完整的乘法实例。
该项目提出了一种针对离散图像小波变换（DWT）的VLSI实现的图像压缩方法。 该外观遵循JPEG2000标准，将用于有损和无损压缩。 为了减少设计的复杂性，已利用DWT和IDWT的线性代数视图。
在该项目中，使用Verilog HDL进行了用于指纹识别的Gabor滤波器仿真。 运用Gabor滤波技术来增强指纹图像，并通过用Gabor滤波系数对图像像素进行卷积来定义指纹的峰谷和峰谷。 实验的结果是符号与Gabor系数卷积。
提出了一个单精度浮点融合加减单元和融合点乘积单元，该单元在该项目中同时执行浮点加法和乘法运算。 它需要使用并行实现来执行单加，减和点积的重要元素。 本机使用IEEE 754单精度并支持所有舍入模式。
在本项目中，使用Xilinx和Modelsim软件介绍了正交代码卷积的FPGA实现。 正交代码当然是可以识别错误并纠正已损坏数据的代码之一。 该技术是使用FPGA实现的。
该项目列举了SET，DET，TSPC和C2CMOS触发器的低速设计电源。 由于这些触发器实际上面积较小且功耗较低，因此它们可用于各种应用，例如数字VLSI时钟系统，缓冲器，寄存器，微处理器等。触发器在90nm技术下进行分析。 比较上述设计的触发器和锁存器的面积，晶体管数，能量耗散和正在使用的DSCH和工具。
该项目提出了一种减少正在使用的可变块大小运动估计（ME）像素截断的计算和内存访问的方法。 先前的工作集中于利用设置的块大小（16×16像素）实现像素截断。此外，对于较小的块分区，截断像素的效果也得到了分析，并提出了一种方法。
在该项目中，已经研究了减轻电源噪声的电源门控实施方案。 为了找出最好的实施方案，采用65nm工艺的测试芯片。 尺寸和仿真的实验结果表明，在三点井中，采用三体井结构的功率门控电路是最佳的实现方案； 由于冲击电流，在整个静止模式下的去耦电容份额以及减少的漏电流，许多原因归功于能量门控。
在此项目中，异步通用接收器（UART）是专门用于短距离信息交换的串行通信中使用的协议。 该设计可以检测各种错误，例如框架错误，超限运行错误，奇偶校验错误和中断错误。 使用ModelSim在功能上验证了异步通用接收器的整个设计。
在该项目中，将实现高效的能量逻辑，这是高效的VLSI电路。 此外，使用固定逻辑设计，动态逻辑样式和具有延迟的复合常数逻辑样式来设计Wallace树乘法器，Baugh wooley和Array乘法器。 与动态固定和逻辑样式相比，使用复合恒定延迟逻辑样式的华莱士树乘法器，阵列乘法器和Baugh伍利乘法器的功率延迟乘积的性能大大降低。
在该项目中，实现了4位Flash模数转换器。 拟议的ADC由比较器和基于MUX的解码器组成。 建议的比较器消除了电路中梯形电阻的使用。 比较器的所有输入都链接到通用输入。 基于内部的电压，输入电压产生可以是“ 0”或“ 1”。
在该项目中，提出了一种用于高速浮点加法和减法的新的零前导预期（LZA）逻辑。 在此逻辑中完成了归一化的预解码与有效值的加法同时进行。 简单的代数的使用是布尔型，因此建议的逻辑将由一个简单的CMOS电路构成。
该项目中基于线性反馈移位电阻器（LFSR）的伪随机码型发生器的FPGA实现。 该LFSR具有高速，低功耗的特点，特别适合需要一致分布随机数的处理环境。 在这项工作中，典型的模式发生器应用是微机电系统（MEMS）的筛选。
该项目提出了一种新颖的低过渡线性反馈移位寄存器（LFSR），该寄存器基于对LFSR常规生产系列的一些全新发现。 提议的设计被称为LFSR，它是位交换的，由LFSR和2×1多路复用器组成。 在ISCAS'89基准电路上的实验结果表明，平均功率和峰值功率都有所降低。
该项目提出了一种在自动售货机板上实现自动售货机的有效算法。 该算法在Verilog HDL和使用该工具的仿真Xilinx ISE模拟器中实现。 该设计在Xilinx Spartan-3A FPGA开发板上实现。
为了确定DWT计算所需的流水线级数，以使其同步并有效利用其硬件资源，进行了研究，以增强级间并行性。
在本项目中，使用VHDL实现了适用于基于FPGA的处理器的高效缓存控制器。 参照设置的缓存，它是关联缓存控制器。 参考的空间局部性可用于跟踪在高速缓存存储器中引起的高速缓存未命中。
在这个项目中，正在努力使计费系统自动化。 尽管事实证明，更准确，更快速的抄表已经成为现实，但账单支付仍按照古老的程序进行。 此任务实现预付费的电费表。
在该项目中，使用VHDL描述了SRL16 CAM设计方法的行为，并使用FPGA技术实现了该行为。 然后，该方法的性能最终与传统技术的其他CAM相比。 所提出的RCAM被配置并用作不同网络产品的主要元素，并且该RCAM的成功实施也证明了其适用于各种高性能设备的适用性。
该项目集中于使用VHDL的4位，8位和进位16位提前加法器的实现和仿真，并对其性能进行了比较。 仿真是使用ModelSim SE 6.3f完成的，与采用相同技术设计的标准进位超前加法器相比，传播进位和生成总和的性能得到了改善。
此项目中实现了一种重新设计并行前缀体系结构中使用的基本运算符的新方法。 为了重新设计并行前缀树中基本的运算符，此处考虑了FPGA的每个Slice中包含的多路复用器的数量。 该设计是在Xilinx Spartan FPGA上使用众多并行前缀加法器的128位宽度操作数实现的。 实验结果表明，基本运算符的全新方法使并行架构更快，面积效率更高的一些前缀成为现实。
该项目已实施了射频识别（RFID）标签-阅读器相互认证（TRMA）方案。 描述了两种用于生成Pad Gen功能的增强验证协议。 此外，提出了一种用于RFID标签-阅读器相互认证方案的协议，该协议是一种有效的硬件。 拟议的协议在Verilog HDL和模拟的Xilinx ISE设计套件中进行了描述。
在该项目架构中，实现了具有时钟重叠功能的侧触发触发器的高能效。 这种逻辑的结果是，静态功率在CMOS技术中得到了增强。 此外，利用Cadence工具和180nm GPDK技术在与常规动态C2MOS逻辑重叠的逻辑之间进行能量对比。
在此任务中，实现了两种针对低速高速和低功耗的加法器压缩机架构。 加法器压缩器用于实现算术电路，例如乘法器和信号，这些信号是数字单元，例如快速傅立叶变换（FTT）。 此外，这项工作提出了一种可同时创建XOR和XNOR信号的体系结构，从而减少了内部毛刺功率，因此具有良好的动态性能。
该项目处理FPGA上USB核心（特别是UTMI）和协议层模块的使用。 通过在Verilog HDL中编写规则来进行设计，然后确认并综合使用XST的Xilinx。 使用测试台波形验证最终结果。
在该项目中，已经分析了8位Pico处理器（pP）的非流水线架构，以及如何通过实施流水线来增加其总体吞吐量。 Pico处理器是一种8位处理器，与用于嵌入式应用的小型应用程序的8位微处理器不相上下。
此项目已实现了可以通过全球移动系统（GSM）网络进行通信的遥感系统的主控制器的设计和硬件实现。 该系统提供了完整，低成本，有效且易于使用的远程24小时实时监视和传感系统。 已经使用VHDL描述了该设计，并且正在使用现场可编程门阵列（FPGA）在硬件中进行设计。
该项目以一种模式生成多个单一输入更改（MSIC）向量，适用于扫描链的每个向量都是SIC向量。 创建并开发了基于MSIC-TPG和基于累加器的TPG，Johnson可重新配置计数器，可扩展SIC计数器，以生成一类最小转换序列。 拟议中的基于TPG的累加器实现了面积减小和功率减小，这是基于扫描的测试期间的平均功率，也是被测电路的最高功率。 使用MODELSIM模拟测试模式，并通过编写VHDL编码验证结果。
在该项目中，通过使用两种设计技术的组合，可以实现更快的列压缩倍增：将部分项划分为两部分，以进行独立并行列压缩，并使用混合加法器进行最终加法的加速。 根据建议的策略，开发了8、16、32和64位Dadda乘法器，并将其与常规乘数Dadda进行比较。 通过评估等待时间，面积和功率，采用180 nm工艺，分析了所提出乘法器的性能。
在此项目周期中，用于逻辑测试的单一测试结构消除了常规基于移位的扫描链的功耗问题，并减少了移位和捕获周期的活动。 此外，实现了一个新周期，该周期是用于逻辑测试的单一测试结构。 这导致更多的电路在堵转和全速测试过程中更为实际。 该工作是使用语言仿真模型im6.4b和Xilinx进行的，该模型是综合的ISE10.1。
在该项目中，提出了一种低压低压差（LDO）稳压器，该稳压器可以采用nm CMOS技术以很小的输入-输出差分电压工作，进而提高封装密度，为电源管理提供了新方法。 所提议的LDO稳压器的紧凑区域导致了一种芯片面积有效的低压降稳压器，该稳压器可用于便携式电子产品。
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Lucia2019-12-13
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