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作者：沉默的歌手

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如何设置FPGA/CPLD里面寄存器的复位和置位1

如何设置FPGA/CPLD里面寄存器的复位和置位2

仿真的时候不要忘了PUR和GSR

时序漫谈

时序漫谈之一

时序漫谈之二-时钟的Jitter和Skew

时序漫谈之三-FPGA/CPLD的时钟

时序漫谈之四-FPGA/CPLD逻辑布线资源

时序漫谈之五-影响时序的三个要素

时序漫谈之六-关于时序我们要检查哪些内容

时序漫谈之七-通过RTL改善时序的几个技巧之移位操作

时序漫谈之八-通过RTL改善时序的技巧之Block RAM的输出

时序漫谈之九-通过RTL改善时序的技巧之状态机的编码

时序漫谈之十-通过RTL改善时序的技巧之DSP模块的使用

时序漫谈之十一 - IO寄存器的使用

时序漫谈之十二 -寄存器的clock enable

时序漫谈之十三 –Fanout对时序的影响

时序漫谈之十四 – MUX逻辑

时序漫谈之十五 – 跨时钟域（1）

时序漫谈之十六 – 跨时钟域（2）

时序漫谈之十七 – 跨时钟域（3）

时序漫谈之十八 – Setup 和Hold

时序漫谈之十九 – 看懂时序报告(1)

时序漫谈之二十 – 看懂时序报告(2)

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2019-11-22

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