JESD204B 链路是数据转换器数字接口的最新趋势。这些链路利用高速串行数字技术提供很大的益处（包括增大的信道密度）。此参考设计解决了其中一个采用新接口的挑战：理解并设计链路延迟。一个示例实现了确定性延迟，确定包含德州仪器 (TI) LM97937 ADC 和 Xilinx Kintex 7 FPGA 的系统的链路延迟。 特性 保证 JESD204B 链路中的确定性延迟 理解链路延迟与链路延迟变体之间的权衡因素 使用公式化和基于规程的方法来设计链路延迟 使用德州仪器 (TI) 的 ADC16DX370 或 LM97937 ADC 以及 Xilinx Kintex 7 FPGA 实现 JESD204B 链路