该参考设计和相关的示例 Verilog 代码可用作将 Altera FPGA 连接到德州仪器 (TI) 高速 LVDS 接口模数转换器 (ADC) 和数模转换器 (DAC) 的起点。其中说明了固件实施并介绍了所需的计时限制。 特性 该设计仅为固件，并进行了详细论述以帮助理解 示例 Verilog 代码是 FPGA 连接到高速数据转换器应用的简单起点 该设计可轻松扩展到其他 TI 高速数据转换器 ADC 和 DAC 部分是分开的，以防只需使用其中一个 详细介绍了有关 DAC 和 ADC 的接口计时限制 已使用现成的 TI EVM 对固件进行了测试